級聯信號處理器的FPGA實現

摘要：現代通信系統中，數字化已成為發展的必然趨勢，數字信號處理則是數字系統中的重要環節。在數字信號處理方面提出一種級聯信號處理器的FPGA實現方案，用以取代昂貴的專用數字處理芯片。首先對級聯信號處理器做了理論上的分析，然后進行方案比較，最后選擇最佳方案完成FPGA的實現與仿真。系統的功能和時序仿真結果表明，其可正常工作，最高時鐘可達50 MHz。
關鍵詞：CPLD；FPGA；FIR濾波器；級聯信號處理器

0 引 言
在數字信號處理領域，濾波器無疑是個非常重要的環節。而在數字濾波器中，有限脈沖響應(FIR)濾波器因為其線性相位的特點，應用尤為廣泛。實際應用中FIR濾波器分為常系數FIR濾波器和變系數FIR濾波器。常系數FIR濾波器的系數固定不變，可根據其特點采用分布式算法進行設計，故實現起來速度快，消耗的資源少。變系數FIR濾波器的系數是不斷變化的。當前含有變系數FIR濾波環節的芯片普遍存在速度與處理級數的矛盾，有效解決此問題具有重要的現實意義。
隨著片上系統(SOC)時代的到來，可編程邏輯器件不僅為FIR濾波器的設計提供了一條可行而高效的方法，而且更被廣泛地使用于數字信號處理的各個領域。采用INMOS公司的IMS A100級聯型信號處理器為模板，以FIR濾波器設計為核心，用FPGA技術開發設計級聯型信號處理器，能夠應用于數字FIR濾波、高速自適應濾波、相關和卷積、離散傅里葉變換、脈沖壓縮、線性預測編碼語音處理、高速定點矩陣乘法等，有較好的應用前景和發展空間。

1 FIR濾波器結構設計
傳統的FIR濾波器橫向結構如圖1(a)所示，為提高系統處理速度，求和單元∑可采用流水線結構。圖中的N階濾波器從系統開始工作到第一個輸出數據有效，需經過N個周期，系統最大速度是由一次乘法和N個乘法結果求和運算消耗的時間決定，因而運算速度很低。采用流水線結構后，運算速度則由一次乘法運算決定，運算速度得到提高。為了系統結構的有效設計，根據FIR濾波器結構的可逆性，可采用圖1(b)所示的轉置結構。

在橫向濾波器的轉置結構中，N個相同的處理單元級聯就組成了濾波器，因此系統能在保證計算結果不溢出的前提下，只改變級聯處理單元的數目就能方便地調整濾波器的級數。在t=KT時，濾波器的輸出為：

實際應用中常常會用到高階FIR濾波器，但一塊芯片的資源和容量畢竟有限，不能很好地滿足設計要求。從圖1(b)所示的結構可以看出，多片FIR濾波器可以級聯起來，構成高階FIR濾波器，無需任何附加邏輯，也不會降低運算速度，同時保持運算精度，故對比后優先選擇圖1(b)的濾波器轉置結構。