基于FPGA的直接數字頻率合成技術設計

２．３ ＤＤＳ控制模塊設計

ＤＤＳ部分的系統控制是根據所需要的功能（如相位調制、幅度調制等）要求而設計的，這一點也是利用了ＦＰＧＡ的靈活性。其部分程序如下：

ＣＯＭＰＯＮＥＮＴ ｄｄｓｃ ＩＳ ＼調用ＤＤＳ主模塊

．．．．．．

ＥＮＤ ＣＯＭＰＯＮＥＮＴ ;

ＳＩＧＮＡＬ ｃｌｋｃｎｔ :ｉｎｔｅｇｅｒ ＲＡＮＧＥ ４ ＤＯＷＮＴＯ ０;

＼＼內部信號定義

ＳＩＧＮＡＬ ｃｌｋ:ｓｔｄ_ｌｏｇｉｃ;

ＳＩＧＮＡＬ ｆｒｅｑｉｎｄ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１５ ＤＯＷＮＴＯ ０);

ＢＥＧＩＮ

ｉ_ｄｄｓｃ:ｄｄｓｃ ＼＼調用ＤＤＳ主模塊

ＰＯＲＴ ＭＡＰ(ｃｌｋ＝＞ｃｌｋ,ｄｄｓｏｕｔ ＝＞ｄｄｓｏｕｔ,ｆｒｅｑｉｎ＝＞ｆｒｅｑｉｎｄ);

ｃｌｋ＜＝ｓｃｌｋ; ＼＼連接內部端口

ＰＲＯＣＥＳＳ (ｓｃｌｋ)

ＢＥＧＩＮ

ＩＦｓｃｌｋ＇ｅｖｅｎｔ ＡＮＤ ｓｃｌｋ＝＇１＇　 ＴＨＥＮ

＼＼系統時鐘的上升沿觸發

ｆｒｅｑｉｎｄ＜＝ｆｐｉｎ;

ＥＮＤ ＩＦ;

３　結論

本系統在頻率不高于１００ｋＨｚ時能產生精確的正弦波形，而且十分穩定。由于基準時鐘為５０ＭＨｚ，且分辨率為１６位，因此，該系統能產生的最低頻率為５００Ｈｚ，若要產生更低頻率及更精確的波形，可以提高分辨率并相應減小基準時鐘，這在ＦＰＧＡ中實現起來相當容易。

實踐證明：用ＦＰＧＡ設計ＤＤＳ電路較采用專用ＤＤＳ芯片更為靈活。因為，只要改變ＦＰＧＡ中的ＲＯＭ數據，ＤＤＳ就可以產生任意波形，因而具有相當大的靈活性。相比之下：ＦＰＧＡ的功能完全取決于設計需求，可以復雜也可以簡單，而且ＦＰＧＡ芯片還支持在系統現場升級，雖然在精度和速度上略有不足，但也能基本滿足絕大多數系統的使用要求。另外，將ＤＤＳ設計嵌入到ＦＰＧＡ芯片所構成的系統中，其系統成本并不會增加多少，而購買專用芯片的價格則是前者的很多倍。因此，采用ＦＰＧＡ來設計ＤＤＳ系統具有很高的性價比。