正交幅度調制解調器的FPGA設計與仿真
加入技術交流群
4 調制解調器的FPGA設計
DSP Builder是美國Altera公司推出的一個面向DSP開發的系統級工具，作為Matlab的一個Simulink工具箱，可以幫助設計者完成基于FPGA的DSP系統設計的整個流程。更為重要的是基于Simulink平臺利用DSP Builder庫進行FPGA設計時，能利用DSP Builder庫的HDL Import模塊將HDL文本設計轉變成為DSP Builder元件，在系統的模型設計中使用，為系統的FPGA設計提供很大的方便。因此，調制解調器的設計采用VHDL文本與Simulink模型圖設計相結合的方法。
4．1 子模塊的VHDL設計
CORDIC算法和FIR低通濾波器兩個子模塊可以在QuartusⅡ環境中采用VHDL代碼進行設計，也可以基于Simulink平臺利用DSP Builder庫進行模型圖設計。但是用模型圖設計時，設計圖會顯得非常復雜、龐大，不利于閱讀和排錯，而VHDL代碼直接描述會比Simulink模型圖描述更為簡便。故以上兩個模塊均在QuartusⅡ環境中，采用VHDL代碼進行設計描述及編譯。
4．2 系統模型建立
圖3為基于Simulink平臺建立的調制解調器系統模型圖。首先利用Altera DSP Builder庫的HDL Import模塊將設計的CORDIC算法及低通濾波器子模塊對應的文本文件導入，將文本設計轉變成為DSP Builder元件模塊，然后按圖3調用DSP Builder和Simulink庫中的其他圖形模塊建立系統模型圖，并設置相應模塊參數。本文引用地址：http://www.104case.com/article/190890.htm
4．3 系統仿真驗證與實現
完成模型設計之后，可以基于Simulink平臺對模型進行系統仿真，即通過Simulink中的示波器Scope查看仿真結果(見圖4)。仿真結果表明，設計電路實現了調制解調功能。然后雙擊SignalCompiler模塊，將模型設計轉換成可綜合的RTL級VHDL代碼，并對其進行綜合、配置下載。
5 結語
本文采用了一種基于流水線CORDIC算法設計正交幅度調制解調器的方法，能有效節省硬件資源，提高運算精度和速度。由于采用了FPGA來設計，可適應軟件無線電的要求，設計稍作修改即可適應更多的調制方式。
評論