SoC用低電壓SRAM技術

（1）作為控制NBTI發生的技術，該公司向多晶硅柵極及SiON柵極絕緣膜的界面附近添加了Hf（鉿）。Hf可作為使SiON柵極絕緣膜與硅底板界面上存在的氧原子懸空鍵（DanglingBond）相互結合的催化劑發揮作用。由此可控制懸空鍵引起的NBTI現象。該技術以東芝與NEC電子（現在的瑞薩電子）的CMOS工藝技術共同開發成果為基礎，于08年開發而成。

（2）為了降低NBTI等導致的閾值電壓變動給晶體管工作造成的影響，該公司使鎳發生了硅化反應，并對其周邊工藝進行了改進。這樣，鎳便會在硅底板中異常擴散，形成結漏電流源，從而控制晶體管的閾值電壓隨著NBTI等發生大幅變動的現象。

東芝采用這些方法在SoC上混載了50M~60Mbit左右的SRAM,而關于DRAM,則采用通過40μm引腳的微焊點（Microbump）使其與SoC芯片層積的方法。東芝已通過部分65nm工藝導入了該方法，今后還打算在40nm工藝上沿用。東芝的親松表示“從DRAM的容量、數據傳輸速度及工藝成本等方面來判斷，尖端工藝最好不要在SoC上混載DRAM”.東芝的目標是“向客戶提供結合最尖端的SoC技術與SiP技術的模塊”.目前DRAM的最大容量約為512Mbit,東芝計劃今后使1Gbit以上的DRAM與SoC實現芯片層積。