SoC用低電壓SRAM技術

東芝在“2010 Symposium on VLSITechnology”上，發布了采用09年開始量產的40nm工藝SoC的低電壓SRAM技術。該技術為主要用于便攜產品及消費類產品的低功耗工藝技術。通過控制晶體管閾值電壓的經時變化，可抑制SRAM的最小驅動電壓上升。東芝此次證實，單元面積僅為0.24μm2的32MbitSRAM的驅動電壓可在確保95%以上成品率的情況下降至0.9V.因此，低功耗SoC的驅動電壓可從65nm工藝時的1.2V降至0.9V以下。

降低SRAM的電壓是SoC實現微細化時存在的最大技術課題之一。SRAM由于集成尺寸比邏輯部分小的晶體管，因此容易導致每個晶體管的閾值電壓不均。而且，使6個晶體管聯動可實現存儲器功能，因此每個晶體管的不均都容易引發性能不良。所以，尖端SoC“需要以較高的成品率制造大容量且低電壓工作的SRAM的技術”（東芝半導體系統LSI業務部系統LSI元件技術開發部部長親松尚人）。

此次，作為滿足該要求的混載SRAM技術，東芝開發出了不易受NBTI（negative bias temperatureinstability）等導致的閾值電壓變化影響的晶體管技術。NBTI是指晶體管的閾值電壓隨著時間的推移，受印加電壓及溫度的影響發生變化的現象。該公司此次的技術由2個要素構成，分別是（1）控制NBTI發生，（2）控制NBTI等導致的閾值電壓變動對晶體管工作造成的影響。

在確保95%以上成品率的情況下，SRAM的驅動電壓可降至0.9V

通過向柵極絕緣膜添加Hf,控制NBTI

通過改進硅化工藝，控制結漏導致的閾值電壓漂移