基于FPGA的全新數(shù)字化PCM中頻解調(diào)器設(shè)計(jì)
加入技術(shù)交流群
2．2 數(shù)宇變頻及濾波器設(shè)計(jì)
變頻模塊的設(shè)計(jì)是整個(gè)設(shè)計(jì)的關(guān)鍵部分之一。如圖2所示，該模塊由NCO、CIC濾波器、半帶濾波器和FIB濾波器組成。NCO通過與A／D之后的中頻信號(hào)進(jìn)行混頻，從而得到基帶頻率的I、O兩路正交信號(hào)，這兩路信號(hào)分別通過CIC濾波器、半帶濾波器以及FIR濾波器的抽取和濾波，最終得到要求速率的數(shù)字信號(hào)，從而實(shí)現(xiàn)數(shù)字信號(hào)由中頻頻率到基帶頻率的轉(zhuǎn)變。本文引用地址：http://www.104case.com/article/190341.htm
2．3 鑒頻單元設(shè)計(jì)
從理論上來說，可以直接利用頻率是相位對(duì)時(shí)間的微分關(guān)系來實(shí)現(xiàn)鑒頻。假設(shè)瞬時(shí)頻率為f(t)，瞬時(shí)相位為φ(t)，同相分量為I(t)，正交分量為Q(t)，則根據(jù)：
這就是利用I(n)、Q(n)計(jì)算瞬時(shí)頻率f(n)的近似公式。
數(shù)字鑒頻單元實(shí)現(xiàn)結(jié)構(gòu)如圖3所示。
2．4 跟蹤環(huán)路設(shè)計(jì)
本系統(tǒng)設(shè)計(jì)中采用的是均勻采樣二階DPLL。
典型均勻采樣二階DPLL相位模型可以用圖4來表示，它由相位檢測(cè)器PD、數(shù)字環(huán)路濾波器(Digital Loop Filter)和數(shù)字控制本振(Numeri cally Control Oscillator)組成。在這個(gè)DPLL中，相位檢測(cè)器PD根據(jù)輸入相位或計(jì)算相位誤差。相位誤差通過數(shù)字環(huán)路濾波DLF并用于控制數(shù)字控制本振RCO的瞬時(shí)輸出相位。在圖4中，系數(shù)C1和C2是數(shù)字環(huán)路濾波器(DLF)的參數(shù)，是影響環(huán)路帶寬和環(huán)路響應(yīng)時(shí)間的重要參數(shù)，而C是確定DPLL中心頻率的常數(shù)。這種DPLL的最大優(yōu)點(diǎn)就是具有線性相位，從而保證了捕獲時(shí)間小和鎖相范圍大的性能。
評(píng)論