基于FPGA的寬帶數字信道化接收機的設計

實驗一：輸入信號頻率為由信號源Agilent 83752A產生的正弦波，頻率為720 MHz，幅度為-1 dBFS，采樣頻率為960MHz，從FPGA中導出采樣數據作8 k點的FFT，得信號頻譜如圖8所示。

圖8 A/D輸出720MHZ信號頻譜圖

經計算得，信噪比RSN為47.5 dB，信號噪聲失真比SINAD為46.3 dB，有效位數ENOB為7.4 bits，無雜散動態范圍SFDR為59 dBc。

實驗二：用Agilent的E4438C矢量信號發生器作為中頻輸入，輸入載頻為725 MHz，PRI=10μs，PW=2μs的脈沖信號測試結果如圖9所示。圖9中第一行表示輸入信號經過LVDS降速后的輸出波形，中間15行表示15個信道包絡脈沖輸出，倒數第二行表示有包絡脈沖輸出的那一路輸出載頻碼，最后一行表示有包絡脈沖輸出的那一路輸出的相位差碼。

圖9 輸出界面

由以上的分析可知，載頻為725 MHz信號應該出現在705～735 MHz的第9信道上，輸出載頻碼為725-480=245，DSP寫入校正編碼使輸出的相位差碼為0。由圖9可看出，只有第9信道有包絡脈沖輸出，輸出載頻碼為245，輸出的相位差碼為0，這與理論結果一致。

實驗三：用Agilent的E4438C矢量信號發生器作為中頻輸入，輸入載頻為725 MHz，PRI=10μs，PW=2μs的脈沖信號。用示波器同時采集輸入中頻脈沖信號和輸出的信號包絡脈沖，可得信號載頻碼和相位差碼輸出延遲時間，即整個系統延遲時間測試結果如圖10所示。上邊的一條線為輸入的中頻脈沖信號，下邊的一條線為輸出的信號包絡脈沖，由圖10可以看出系統延遲時間小于1.3μs，保證了系統的實時處理。

圖10 系統延遲時間