京微雅格重磅之作―新版FPGA/CAP設計套件Primace5

使用技巧

時序約束設置方法

時序約束設置基本可以遵循先整體后局部，先高層后低層的規律分階段、分步驟的逐步細化設置。用戶可以按照以下順序設置時序約束：

核心頻率約束

通過約束每個時鐘的時鐘頻率以及相位關系，可以完成基礎的核心頻率約束。目前Priamce5.0支持的這類約束包括Clock Setup，Clock Hold，Falling edge， Generated Clock。

I/O約束

I/O約束包括引腳分配位置、空閑引腳驅動方式、外部走線延時(InputDelay、OutputDelay)、上下拉電阻、驅動電流強度等。加入I/O約束后的時序約束，才是完整的時序約束。FPGA作為PCB上的一個器件，是整個PCB系統時序收斂的一部分。FPGA作為PCB設計的一部分，是需要PCB設計工程師像對待所有COTS器件一樣，閱讀并分析其I/O Timing Diagram的。FPGA不同于COTS器件之處在于，其I/O Timing是可以在設計后期在一定范圍內調整的;雖然如此，最好還是在PCB設計前期給與充分的考慮并歸入設計文檔。正因為FPGA的I/O Timing會在設計期間發生變化，所以準確地對其進行約束是保證設計穩定可控的重要因素。許多在FPGA重新編譯后，FPGA對外部器件的操作出現不穩定的問題都有可能是由此引起的。目前Primace5.0支持的這類約束包括Tsu，Th，Tco，Tpd。

時序例外約束

時序例外約束可以指出在全局約束下的特殊路徑集合，使得最終的時序約束準確，嚴格。正確的應用例外約束可以提高時序分析報告質量，加快時序收斂過程。目前Primace5.0通過FalsePath來支持時序例外約束。

“好的時序是設計出來的，不是約束出來的”，好的約束必須以好的設計為前提。沒有好的設計，在約束上下再大的功夫也是沒有意義的。不過，通過正確的約束也可以檢查設計的優劣，通過時序分析報告可以檢查出設計上時序考慮不周的地方，從而加以修改。通過幾次“分析-修改-分析”的迭代也可以達到完善設計的目標。應該說，設計是約束的根本，約束是設計的保證，二者是相輔相成的關系。

基于iXplorer的時序收斂方法

時序收斂(Timing Closure)指時序的不斷逼近，原理是采用多次迭代(循環)的技術。因此時序收斂就是一個不斷反復的過程，以確保設計中的每個路徑都滿足時序要求。iXplorer是京微雅格定義的，嵌入在Primace工具中的時序收斂設計流程。Primace有很多選項設置和策略，但是無法保證哪種選項或約束會對所有的設計帶來最佳的效果。iXplorer技術能夠幫助用戶找到最佳的工具選項來實現時序要求或者找到設計的最高性能。iXplorer通過采用不同策略和選項來運行多個布局布線版本并找出滿足時序要求的實現結果。目前iXplorer支持三種搜索算法來滿足不同場景下的使用需求：

Target fMAX，用戶指定期望的fMAX，啟動iXplorer后，iXplorer開始嘗試不同約束與選項，直到達到給定的fMAX停止。

Max Loop Count，用戶指定最多iXplorer嘗試不同約束與選項組合的次數，從給定次數的運行結果中找到最佳實現結果。

Ending Before Time，用戶給定最晚結束時間，iXplorer會盡可能多的搜索約束與選項的組合，并在給定結束時間時停止。例如，用戶可以設結束時間為第二天早上八點，然后在下班前啟動，第二天上班時去查看結果。

iXplorer會用時序驅動的技術根據頻率目標是否達到來加強或放松時序目標，這樣就可以判斷出所指定時鐘域的最高頻率限制。在優化結束后，用戶可以從iXplorer報告中看到究竟哪種策略和選項對目前的設計是最佳的。

總結

Primace5.0是京微雅格最新發布的FPGA/CAP設計套件。本文簡要介紹了Primace5.0包括基于時序驅動的布局布線等新功能，并針對時序收斂問題給出了兩種基于Primace5.0的設計方法。限于篇幅，本文不能盡述Primace5.0對用戶設計體驗的改變，如果讀者對Primace5.0有任何問題、意見或建議，請與京微雅格的銷售支持聯系。