3G移動通信中脈沖成形FIR濾波器的ASIC實現結構
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圖5所示為通用的FIR成形濾波器結構框圖。比較圖4與圖5后可以看出，運用DA結構可以在程序的編寫過程中大量減少乘法運算，而乘法運算在硬件程序中往往是占用資源最大的部分之一。運用DA處理結構能大大減少硬件資源，并在很大程度上提高程序運算速度。
為了進一步減小LUT的個數，現在在過采樣中引入零抽樣值。設u(n)為過采樣程序塊的輸出序列：
類推，應用u(n)后，48個抽頭中的36個采樣值將給定為零，這樣就有一半的加法器輸入為零采樣值，并在每個時鐘將零采樣值傳遞到對應的乘法器。而另一半加法器的輸入值中也只有一個是非零采樣值。這樣一來，在第一級就能減少24個加法器和一半的乘法器，也就意味著運算出一個輸出采樣值只需調用一半的濾波器系數。對一個碼片速率輸入采樣值x(n)來說，經過運算得出4個輸出采樣：y(n)、y(n+1)、y(n+2)以及y(n+3)，其中y(n)和y(n+3)需要調用的系數(組一)如下：h(0)、h(3)、h(4)、h(7)、h(8)、h(11)、h(12)、h(15)、h(16)、h(19)、h(20)、h(23)；而y(n+1)和y(n+2)需要調用的系數(組二)：h(1)、h(2)、h(5)、h(6)、h(9)、h(10)、h(13)、h(14)、h(17)、h(21)、h(22)。這樣就可以完成如圖6所示的實效DA。輸入序列即為碼片速率采樣值，并且輸出的數據是碼片速率的4倍，每輸入一個采樣值可以得出4個輸出采樣值，內部時鐘速率為4×B×碼片速率。DA運行中，常用電路移位寄存器(CSR)來代替一個移位寄存器保存數據，直到每個芯片間隔運算出最后的輸出采樣值為止。一旦輸入一個新的采樣值，這些CSR就要更新一次。在芯片的持續時間中一共有4個循環，每個循環經歷B個時鐘并產生一個輸出采樣值。一個循環過后，CSR移位回歸到初始數據，為下一個循環處理做準備，以生成另一個輸出采樣值。圖6中的2個LUT分別存儲了兩組濾波器系數各自生成的局部結果。選擇器是用來決定在每個循環中選擇這兩組輸入分支的哪一組的，其中當高位LUT的結果在循環1和2輸出，低位LUT結果在循環3和4輸出的時候選擇組一；當高位LUT的結果在循環1和4輸出，低位LUT的結果在循環2和3輸出的時候選擇組二。累加器的寄存器在每個循環的起始都要進行清零。
四、設計
現設計一個1比特輸入、14比特輸出的平方根升余弦滾降線性相位FIR數字濾波器，滾降系數為0.22，帶外衰減要求大于45 dB，即通帶內(f8.192MHz)的起伏小于0.5dB，阻帶外(f>10 MHz)的衰減大于45dB。在設計中選用了Alter公司的FPGA芯片-EP1K50QC208-3，該芯片有2 880個邏輯單元(LE)，40960個片內存儲器。本設計占用了387個LE和1088個片內存儲器，分別占總資源的1.3％和2％。
經過試驗，本結果已經在FPGA中得到了實現。
五、結 論
從試驗結果中可以看出，DA實現控制起來比較簡單并且時鐘速率較低，但是因為LUT的大小會隨著濾波器階數的增加呈指數增長，因此其門的數量也較多。在階數很大的濾波器中采用并行的FIR結構，每個并行的子濾波器以DA結構實現，這樣，控制起來就稍微有點復雜了。因此，如何去克服這方面的缺點還有待于繼續研究。本文引用地址：http://www.104case.com/article/157611.htm
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