基于ARM嵌入式平臺的X86譯碼SOC架構(gòu)設(shè)計(jì)

1．3 各IP在系統(tǒng)中的功能
除了兩個(gè)處理器外，SoC中各IP核功能如下：翻譯模塊：實(shí)現(xiàn)將X86指令翻譯成為ARM指令的功能。
SMI：外部存儲與微處理器之間的橋梁，支持RoM作為系統(tǒng)的非易失性存儲介質(zhì)，支持片外SRAM作為系統(tǒng)的外圍高速存儲。
中斷控制器：用來支持系統(tǒng)內(nèi)部與外部的中斷控制，如中斷電平／邊沿觸發(fā)、中斷電平極性與中斷使能等。
Internal Memory：片內(nèi)SRAM，大小為1 KB，但可以通過修改Verilog的描述來改變其大小。
Default Slave：用于當(dāng)master訪問未定義的地址空間時(shí)，給出一個(gè)應(yīng)答信號。
Retry Slave：是一個(gè)可以產(chǎn)生重試回應(yīng)及等待命令的slave范例，若需要類似的模組，可以利用它來完成。
Watchdog：保證系統(tǒng)安全的監(jiān)控模塊，軟件需在預(yù)定的時(shí)間內(nèi)訪問相應(yīng)的寄存器，否則硬件將產(chǎn)生內(nèi)部信號自動復(fù)位。
GPIO控制器：用來支持?jǐn)U展外設(shè)，拓寬SoC的使用范圍。
RemapPause：主要分成兩個(gè)處理單元，前者負(fù)責(zé)控管地址是否重新對應(yīng)的機(jī)制，后者負(fù)責(zé)管理系統(tǒng)的省電模式。
Timer：定時(shí)器，支持捕獲、Matchout輸出、外部時(shí)鐘驅(qū)動。

2 X86到ARM二進(jìn)制翻譯模塊
該設(shè)計(jì)使用的翻譯模塊通過編寫Verilog HDL實(shí)現(xiàn)，能將部分X86指令翻譯成ARM指令，實(shí)現(xiàn)了某些X86應(yīng)用程序到ARM架構(gòu)的移植。圖2為解碼器內(nèi)部結(jié)構(gòu)圖。

該翻譯模塊首先從ROM中取出X86指令，翻譯成ARM指令后存人RAM中，所有指令翻譯完成后，翻譯模塊產(chǎn)生一個(gè)終端，使處理器執(zhí)行RAM中的指令。即所有指令先翻譯完成，處理器才執(zhí)行，該翻譯過程屬于靜態(tài)二進(jìn)制翻譯。其中Decoder是整個(gè)解碼模塊的核心，負(fù)責(zé)翻譯指令。Decoder模塊采用有限狀態(tài)機(jī)控制數(shù)據(jù)通路的方式實(shí)現(xiàn)．根據(jù)指令的功能和尋址方式進(jìn)行狀態(tài)分類，然后輸出ARM指令。例如，把寄存器尋址的算術(shù)指令可分為一類：
ADD EAX，EBX
SUB EAX，EBX
因?yàn)檫@些指令的尋址方式一樣，功能近似，只是操作碼不一樣，可以歸并為一個(gè)狀態(tài)，在某一狀態(tài)內(nèi)建立映射關(guān)系翻譯成為ARM指令。
考慮到AHB總線可能處于比較忙碌的狀態(tài)，對于X86指令和翻譯出的ARM指令分別設(shè)置2個(gè)FIFO。FIFO1和FIFO2各自有2個(gè)存儲器，其中一個(gè)存儲指令，另一個(gè)存儲與指令對應(yīng)的地址。對FIFO進(jìn)行操作會同時(shí)對指令和地址進(jìn)行操作，以保持指令和地址的對應(yīng)。
此外，ARM核需要向解碼模塊發(fā)送信號，通過設(shè)置Communicate模塊中的寄存器控制指令譯碼器的工作：
設(shè)置X86指令的起始地址；設(shè)置X86指令的終止地址；設(shè)置ARM指令的初始存放地址；設(shè)置ARM指令復(fù)雜指令段的初始地址；設(shè)置使指令解碼器開始工作的標(biāo)志寄存器，高電平表示工作；判斷指令解碼是否結(jié)束，結(jié)束后向ARM核發(fā)送中斷；ARM核接收中斷信號后，將標(biāo)志寄存器置低，翻譯模塊結(jié)束本次工作。
本文的SoC系統(tǒng)中沒有使用DMA對X86指令和ARM指令進(jìn)行存取，而是由翻譯模塊主動進(jìn)行讀和寫。因而有2個(gè)Master總線接口，通過AHB _1_1interface讀取X86指令，由AHB_2_1 interface將ARM指令寫入RAM中。Communicate模塊與總線的通信接口為Slave口，用于接收ARM核發(fā)送的4個(gè)地址，一旦接收到這4個(gè)地址，翻譯模塊中的start_flag信號置高，表示開始工作。