智能流程簡化可編程系統芯片設計

　　不僅ASIC/FPGA設計人員很少擁有系統/模擬設計的實際經驗，大多數系統設計人員同樣也缺乏數字邏輯的設計經驗。因此，越來越復雜的設計內容要求工具流程必須“智能化”，也就是說，開發工具可以對不同的系統部件進行智能配置及初始化，并將這些部件正確地聯結在一起，使所有交叉領域復雜性的驗證任務變得簡單。在這種情況下，接下來還得生成一個FPGA!在設計的前期(相對于實現階段而言)，這種復雜性通過3個關鍵環節來管理，即部件建模、設計實例化和驗證流程。

　　部件建模

　　當針對半導體制備進行部件建模時，重要的是仔細權衡部件的細節行為和驗證系統是否正確工作所花費的時間。這種權衡對PLD架構內的模擬部件尤其重要，即使這部分的預制性表明這些問題已經解決。在最高的抽象層，所有模擬部件都是數字部件，其模擬行為的模型是通過疊加嚴格的數字化行為指標來建立。這里的技巧是抽出部件的全部行為細節，同時保留那些決定最終系統能否滿足設計要求的功能。對于PSC流程，模擬功能的電氣特征參數(如：信號完整性、A/D轉換功能和耦合效應)均可在產品技術資料表中查到，并基于實際半導體器件的特征數據。基本的模擬開關行為包括輸入預定標、微分增益、遲滯、A/D控制功能和輸出行為等，都被抽象成粗略的數字行為模型，適合在數字仿真器中描述系統級的行為特征。

　　設計實例化

　　跟有些人猜測的一樣，對復雜精細的系統進行設計實例化需要非常靈活且具備足夠智能的“設計生成”環境，讓設計人員快速入手和實施。基本上，這個設計環境將容許所需的資源導入設計環境中，以達到目標器件邏輯資源所允許的最大限度。由本身的圖形配置器提供支持，這些非常靈活的資源可以被捕捉、配置，以及設計實例化，而所有操作均為簡單的鼠標點擊，無需直接編寫HDL代碼。與此同時，這種工具鏈創建了主干總線，將所需資源的互連及自動創建必要的控制機制。這些工序將由以圖形化用戶界面為基礎的智能工具在背后完成，無需用戶直接引導。這些工具專注于簡便的使用及提供快速設計的開發能力。當然，它們不會排斥傳統的HDL代碼編程——對于那些習慣使用HDL的用戶，以及需要最大限度地優化設計或需要大量設計定制的用戶，HDL編程功能是不可或缺的。

　　驗證

　　傳統的混合信號ASIC開發遵從自下向上的方法。這種開發方法涉及兩個獨立的團隊;一個開發數字部分，即編寫RTL代碼;另一個在晶體管層面實現模擬電路。對于驗證而言，設計人員為了驗證各種系統級行為如功能、性能和延時等，一般都使用基于Verilog-AMS或VHDL-AMS語言的高層全芯片仿真，這種方法需要很好地關聯最終電路的模擬行為模型。然而，晶體管層面的仿真仍然需要，以便驗證某些接口層問題、時序、信號完整性和功率。這也有助于避免模型和電路間的偏差及錯誤。最近幾年，一類全新的開發工具應運而生，可讓混合信號協同仿真環境驗證給定SoC芯片中的混合信號部件。

　　在PSC開發流程中，并不需要混合信號仿真。器件中模擬功能的處理方式，非常相似于現成的分立組件。產品的資料表已提供了大量的模擬功能電氣特性參數，并基于實際半導體的特征數據，象分立組件供應商提供的資料一樣。由于在最終模型中抽出了細節性的模擬行為，這種模型完全能在全數字仿真器(如ModelSim)中完成系統級驗證。在這種仿真測試平臺上，模擬輸入表示成一些實數值或數位向量值，通常由測試平臺工具(如Synapticad WaveFormer)來生成。

　　基于這個抽象層面，用于混合信號FPGA的基本驗證方法在本質上就與標準數字FPGA產品的驗證方法相同。簡言之，PSC設計人員在設計過程中一般需要完成如下步驟：

　　a) 在Libero工具中生成和集成系統構件;

　　b) 通過Synplify或Synplify PRO綜合設計;

　　c) 使用ModelSim驗證設計;

　　d) 使用Libero Designer將設計編譯到Actel Fusion PSC中，以便進行后端實現;

　　e) 在ModelSim中運行時序反標注(back-annotated timing)功能來重新驗證。

　　這個基本流程能讓Fusion客戶使用公認的方法，驗證其混合信號PSC的系統級行為，并可在設計的任何階段如綜合前、綜合后和布局后進行，而且與驗證全數字芯片一樣簡單。熟悉Libero流程的設計人員不會看到任何重大變化，而呈現在新客戶面前的是簡單易懂的流程，可讓他們快速簡便地完成 Fusion技術到其系統的“融入設計”(design in)。這個流程將會執行仿真系統級行為所需的充分工作，并在給定的客戶設計中以一組給定的仿真輸入與數字系統中剩余部分的相互作用為基礎。

　　結語

　　從概念上來說，SoC開發本身就需要多種專門技術，包括模擬設計、數字邏輯設計和系統/架構定義。不用說，隨著集成度的提高，這種開發很快就變得非常復雜，而且，在FPGA開發中經常都會有一些邏輯/FPGA設計工程師并沒有這方面深入的專門知識。FPGA的可編程性大大增強了系統的可用性，但同時也增加了另一個層面的復雜性。因此，需要使用智能化的系統級集成和驗證工具來實現PSC。在適當的抽象層面進行系統級驗證已經證明能夠改善設計質量和提升設計團隊的整體生產力。隨著新的開發工具出現以支持這個流程，設計質量和生產力可望進一步提高。