數字下變頻(DDC)中坐標變換模塊的ASIC實現
加入技術交流群
2.4 硬件實現結果
在硬件實現時，用verilog語言對坐標變換模塊進行描述，為滿足DDC的精度要求進行了18次迭代，并用DC基于UMC0.18μm的庫進行了綜合，硬件實現結果如圖6所示。
圖6(a)是DC綜合后的面積報告，圖6(c)是關鍵路徑的時序報告，綜合后的最大路徑延時為9.77ns，完全可以滿足本模塊數字下變頻器100MHz的處理速度要求，綜合出的單元(cell)的總面積僅為0.27。圖6(b)是該設計在FPGA上驗證的結果，該DDC的工作頻率為80MHz，通道2為輸入的基帶信號頻率20kHz，載波頻率5MHz，頻偏200KHz的FM信號，通道1是通過DDC下變頻后交給坐標變化模塊的I，O兩路信號求出的相位信息，即頻率為20kHz的正弦信號，由圖可知該沒計實現了坐標變換功能。
3 結論
使用CORDIC算法，并用流水結構實現幅度相位的求取可以獲得較高的處理速度，增加迭代次數可以獲得更高的處理精度，但會耗費較多的資源，在設計時應根據需要，合理的確定迭代次數。該設計已成功應用于高速數字下變頻芯片中。
評論