Xilinx UltraScale 架構—業界首款ASIC級All Programmable架構

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　　降低功耗對設計人員來說意味著兩件事：(1)更低的功耗預算和散熱管理要求;(2)更高的速度。這兩點對滿足新一代應用不斷提高的要求極為重要。

　　UltraScale的IP保護與防篡改安全功能

　　賽靈思的安全解決方案與創新產品已經歷了五代以上的發展，UltraScale All Programmable架構在這一基礎上引入了多種增強型安全特性，可對載入器件內的IP提供更強的保護并實現防篡改功能，繼續保持著延續賽靈思在安全解決方案領域的領先地位。UltraScale 架構在安全性方面的改進包括：更強大更先進的AES比特流解密與認證方案;更多密鑰模糊處理功能;確保在編程過程中無法對加密密鑰進行外部訪問。這樣就能得到穩定可靠的業界領先解決方案，滿足不斷變化的新一代安全要求。

　　UltraScale與Vivado協同優化 = 成功保障

　　要為最嚴苛的應用提供前所未有的集成度、容量和ASIC級系統性能，并實現90%以上的空前器件利用率且不降低性能，這就需要采用業界獨有的SoC增強型設計環境。

　　Vivado設計套件是一款全新的SoC增強型設計環境，最初針對賽靈思7系列器件推出，主要用于未來十年的All Programmable器件(例如UltraScale架構)。Vivado能解決可編程系統集成與實現方面的關鍵設計瓶頸，其生產力相對同類競爭開發環境提高了四倍。

　　要實現新一代設計提出的超高性能、集成度以及結果質量目標，就需要采用全新的器件布局布線方案。傳統FPGA布局布線工具依靠模擬退火作為主要的布局優化算法，無法顧及擁塞程度或總導線長度等全局設計指標。要實現具備多Tb性能的設計，需要采用寬總線而且要求時鐘歪斜幾乎為零。因此，采用模擬退火這種不考慮總體導線長度和擁塞情況的布局布線算法是絕對不可行的。

　　Vivado設計套件利用多變量成本函數找出最優布局方案，這樣，設計人員就可以快速確定布線方案，并使器件利用率達到90%以上且不降低性能。與采用其他解決方案相比，這種方式的運行時間更短而且結果的變化程度也更小，這樣實現設計收斂所需的迭代次數就更少，并且性能和器件利用率都達到了業界前所未有的高水平。

　　UltraScale架構與工藝技術

　　工藝技術在任何芯片架構中都是一個重要的考慮因素，賽靈思UltraScale架構可以支持多種工藝技術。賽靈思與臺積(TSMC)合作推出的28nm HPL(低功耗高性能)工藝技術是賽靈思7系列All Programmable器件能夠取得巨大成功的主要因素。憑借之前合作所取得的經驗，賽靈思與臺積又開發出了20nm 20SoC平面工藝技術，用以支持預計將于2013年推出的第一代賽靈思UltraScale All Programmable器件。

　　然而，賽靈思設計UltraScale架構還有另一個目的，那就是充分利用繼20SoC之后的工藝節點16FinFET所提供的更高的性能、容量和節電性能。另外，在賽靈思“FinFast”開發計劃(該計劃匯集了賽靈思和臺積的優秀工程設計人才)的支持下，賽靈思UltraScale架構和Vivado 設計套件針對臺積 16FinFET工藝技術進行了協同優化。這樣，賽靈思與臺積將于2014年推出第二代UltraScale All Programmable器件芯片。　　

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　　結論

　　為了實現數百Gbps的系統級性能，實現全線速智能處理，并擴展至Tbps和每秒10億次的浮點運算水平，我們需要采用一種全新的架構方案。賽靈思根據新一代高性能系統需求已經開發出了新一代UltraScale 架構和Vivado設計套件。UltraScale架構能提供ASIC級的系統性能，滿足最嚴苛的新一代應用要求：即實現海量I/O和存儲器帶寬、海量數據流、極高的DSP與包處理性能，并在不影響性能的前提下實現超過90%的前所未有的器件利用率。

　　UltraScale是業內首款在All Programmable架構中應用最前沿ASIC架構增強功能的產品，能夠從20nm平面FET擴展到16nm 鰭式FET，甚至更先進的技術，此外還能從單芯片電路擴展至3D IC。 通過整合臺積的先進技術并與Vivado新一代設計套件實現協同優化，賽靈思提前一年實現同類競爭產品1.5倍至2倍的系統級性能與集成度。這相當于我們比競爭對手領先整整一代。