三星和Cadence發布20納米數字設計方法

　　全球電子設計創新領先企業Cadence設計系統公司(納斯達克： CDNS) 日前宣布，三星電子與Cadence合作推出20納米設計方法，包含雙重圖形光刻(double patterning)技術，面向共同用戶的開發和內部測試芯片。Cadence與三星的合作為移動消費電子產品帶來了新的工藝進展，使得20納米及未來工藝節點設計成為可能。

　　三星電子設備解決方案部門系統LSI設計技術團隊副總裁Kee Sup Kim博士說：“我們致力于移動消費電子領域，需要更有效的方法創新，并幫助我們的客戶開發差異化產品。通過與Cadence合作，我們開發了這種20納米設計工藝，利用現有最先進技術，如雙重圖形光刻技術，使先進的工藝節點設計受益。

　　雙重圖形光刻(double patterning)技術是一種新的關鍵光刻方法，為先進的工藝節點提供更高的布線密度。雙重圖形光刻技術把每個金屬設計層分為兩個芯片結構掩膜，為20納米及更高節點的工藝實現更高的金屬密度和更小的硅晶體面積。

　　這是三星與Cadence多年全面合作開發先進工藝節點集成電路的最新里程碑。Cadence^® Encounter^® RTL-to-GDSII 流程， Virtuoso^® 定制/模擬流程，以及Cadence簽收解決方案都通過三星20納米制造流程的認可和應用。

　　對于芯片的數字部分， Encounter Digital Implementation(EDI)系統 提供了一種用于雙重圖形更正布局和布線的自動化方法，采用了申報中的專利技術實時著色FlexColor。EDI系統在布局、優化和布線過程中提高芯片面積使用率和DRC精度。對于最終簽收，工程師們采用了Cadence Encounter Timing System、Encounter Power System和QRC Extraction，通過增強技術簽收多重參數提取，在雙重圖形校值中處理變異。

　　Cadence硅實現部門研發高級副總裁Chi-Ping Hsu博士指出：“我們與三星的深度合作始于32納米技術，并在芯片設計和制造方面不斷帶來重要發展。三星在先進節點方面的制造經驗加上我們面向20納米設計的工具和方法是這個項目成功的關鍵。我們希望通過與三星的合作，實現更多的技術進步，使用戶在20納米及更高工藝節點方面受益。