三星使用Cadence統一數字流程實現20nm芯片流片

　　Cadence設計系統有限公司近日宣布高科技廠商三星電子有限公司使用Cadence統一數字流程，從RTL到GDSII，成功實現了20納米測試芯片的流片。Cadence Encounter工具集成平臺的流程與方法學的應用，滿足了三星片上系統(SoC)產品對于高級20納米工藝技術的需要。該流程處理了IP集成與驗證，以及20納米工藝的復雜設計規則。

　　此次成功表明了三星在高級工藝節點上設計與生產的領先地位，以及Cadence統一數字流程拓展到下一個工藝節點的實力。此外，達到這樣的里程碑表明設計鏈的主要方面——包括IP、庫、晶圓廠支援與軟件——對于20納米設計規則的支持是至關重要的。

　　三星與Cadence的工程師合作，使用Cadence 20納米數字技術用于本項目的設計與實現，該項目采用了一個ARM Cortex-M0微處理器與ARM Artisan Physical IP。其最終產品是采用了尖端工藝的邏輯芯片，為20納米設計制定了新標準。

　　“三星此次充滿挑戰性的20納米設計的成功流片是兩家業界巨頭精誠合作的結果，”Cadence硅實現部門研發部高級副總裁Chi-Ping Hsu說。“此次合作是對Cadnece公司EDA360理念的成功貫徹，表明了電子公司之間深度合作以實現技術突破的必要性。”

　　此次20納米的合作拓展了Cadence與三星之間在可制造性設計方面的合作。兩家公司在此前的高級工藝節點流程已經有過成功的合作，包括通用平臺的 32/28納米流程從RTL綜合到GDSII的完整設計流程，以及對三星的低功耗、高介電常數金屬門(HKMG)工藝的簽收分析。

　　“這次流片是三星極其重要的成就，我們對于團隊所做的工作極其自豪，”三星電子基礎結構設計中心技術團隊與系統LSI業務部副總裁Kyu-Myung Choi博士說。“我們知道研究20納米技術將會面臨極大的挑戰，我們對于Cadence Encounter數字流程在這樣的高級節點上解決新問題的能力印象深刻。我們的成功就是最好的證明。我們非常高興選擇了Cadence，它幫我們證明了我們在20納米工藝領域的領先地位。”

　　Cadence用于20納米數字流程的產品包括Encounter Digital Implementation System、RTL Compiler、Incisive Enterprise Simulator、Encounter Power System、QRC Extraction、Encounter Timing System、Encounter Test與 Physical Verification System。Cadence NanoRoute Router被用于20納米高級數字布線。