臺積電A16制程曝光：性能比N2P高8-10%，功耗降低15-20%！

美國當?shù)貢r間4月24日，臺積電在美國舉辦了“2024年臺積電北美技術(shù)論壇”，披露其最新的制程技術(shù)、先進封裝技術(shù)、以及三維集成電路（3D IC）技術(shù)，憑借此領(lǐng)先的半導體技術(shù)來驅(qū)動下一代人工智能（AI）的創(chuàng)新。

據(jù)了解，臺積電在此次的北美技術(shù)論壇中，首度公開了臺積電A16（1.6nm）技術(shù)，結(jié)合領(lǐng)先的納米片晶體管及創(chuàng)新的背面供電（backside power rail）解決方案以大幅提升邏輯密度及性能，預計于2026年量產(chǎn)。臺積電還推出系統(tǒng)級晶圓（TSMC-SoWTM）技術(shù)，此創(chuàng)新解決方案帶來革命性的晶圓級性能優(yōu)勢，滿足超大規(guī)模數(shù)據(jù)中心未來對AI的要求。

臺積電指出，適逢臺積電北美技術(shù)論壇舉辦30周年，出席貴賓人數(shù)從30年前不到100位，增加到今年已超過2,000位。北美技術(shù)論壇于美國加州圣塔克拉拉市舉行，為接下來幾個月陸續(xù)登場的全球技術(shù)論壇揭開序幕，本技術(shù)論壇亦設置創(chuàng)新專區(qū)，展示新興客戶的技術(shù)成果。

臺積電總裁魏哲家博士指出，我們身處AI賦能的世界，人工智慧功能不僅建置于數(shù)據(jù)中心，而且也內(nèi)置于個人電腦、移動設備、汽車、甚至物聯(lián)網(wǎng)之中。臺積電為客戶提供最完備的技術(shù)，從全世界最先進的硅芯片，到最廣泛的先進封裝組合與3D IC平臺，再到串連數(shù)位世界與現(xiàn)實世界的特殊制程技術(shù)，以實現(xiàn)他們對AI的愿景。

此次論壇公布新技術(shù)包括：

臺積電A16技術(shù)

隨著臺積電領(lǐng)先業(yè)界的N3E技術(shù)進入量產(chǎn)，接下來的N2技術(shù)預計于2025年下半年量產(chǎn)，臺積電在其技術(shù)藍圖上推出了新技術(shù)A16。

據(jù)介紹，A16將結(jié)合臺積電的超級電軌（Super PowerRail）構(gòu)架與納米片晶體管，預計于2026年量產(chǎn)。該超級電軌技術(shù)將供電網(wǎng)絡移到晶圓背面，為晶圓正面釋放出更多信號網(wǎng)絡的布局空間，借以提升邏輯密度和性能，讓A16適用于具有復雜信號布線及密集供電網(wǎng)絡的高效能運算（HPC）產(chǎn)品。

臺積電表示，相較于N2P制程，A16在相同Vdd（工作電壓）下，速度增快8-10%，在相同速度下，功耗降低15-20%，芯片密度提升高達1.10倍，以支持數(shù)據(jù)中心產(chǎn)品。

臺積電創(chuàng)新的NanoFlex技術(shù)支持納米片晶體管

臺積電即將推出的N2技術(shù)將搭配TSMC NanoFlex技術(shù)，展現(xiàn)臺積電在設計技術(shù)協(xié)同優(yōu)化的嶄新突破。

TSMC NanoFlex為芯片設計人員提供了靈活的N2標準元件，這是芯片設計的基本構(gòu)建模塊，高度較低的元件能夠節(jié)省面積并擁有更高的功耗效率，而高度較高的元件則將性能最大化。客戶能夠在相同的設計內(nèi)存塊中優(yōu)化高低元件組合，調(diào)整設計進而在應用的功耗、性能及面積之間取得最佳平衡。

N4C技術(shù)

臺積電還宣布將推出先進的N4C技術(shù)以因應更廣泛的應用，N4C延續(xù)了N4P技術(shù)，晶粒成本降低高達8.5%且采用門檻低，預計于2025年量產(chǎn)。

據(jù)介紹，N4C提供具有面積效益的基礎(chǔ)硅智財及設計法則，皆與廣被采用的N4P完全兼容，因此客戶可以輕松移轉(zhuǎn)到N4C，晶粒尺寸縮小亦提高良率，為強調(diào)價值為主的產(chǎn)品提供了具有成本效益的選擇，以升級到臺積電下一個先進技術(shù)。

CoWoS、系統(tǒng)整合芯片、以及系統(tǒng)級晶圓（TSMC-SoW）

臺積電的CoWoS是AI革命的關(guān)鍵推動技術(shù)，讓客戶能夠在單一中介層上并排放置更多的處理器核心及高帶寬內(nèi)存（HBM）。同時，臺積電的系統(tǒng)整合芯片（SoIC）已成為3D芯片堆疊的領(lǐng)先解決方案，客戶越來越趨向采用CoWoS搭配SoIC及其他元件的做法，以實現(xiàn)最終的系統(tǒng)級封裝（System in Package，SiP）整合。

臺積電系統(tǒng)級晶圓技術(shù)提供了一個革新的選項，讓12英寸晶圓能夠容納大量的晶粒，提供更多的運算能力，大幅減少數(shù)據(jù)中心的使用空間，并將每瓦性能提升好幾個數(shù)量級。

臺積電已經(jīng)量產(chǎn)的首款SoW產(chǎn)品采用以邏輯芯片為主的整合型扇出（InFO）技術(shù)，而采用CoWoS技術(shù)的芯片堆疊版本預計于2027年準備就緒，能夠整合SoIC、HBM及其他元件，打造一個強大且運算能力媲美數(shù)據(jù)中心服務器機架或甚至整臺服務器的晶圓級系統(tǒng)。

硅光子整合

臺積電正在研發(fā)緊湊型通用光子引擎（COUPE）技術(shù)，以支持AI熱潮帶來的數(shù)據(jù)傳輸爆炸性成長。COUPE使用SoIC-X芯片堆疊技術(shù)將電子裸晶堆疊在光子裸晶之上，相較于傳統(tǒng)的堆疊方式，能夠為裸晶對裸晶界面提供最低的電阻及更高的能源效率。臺積電計于2025年完成支持小型插拔式連接器的COUPE驗證，接著于2026年整合CoWoS封裝成為共同封裝光學元件（Co-Packaged Optics，CPO），將光連接直接導入封裝中。

車用先進封裝

繼2023年推出支持車用客戶及早采用的N3AE制程之后，臺積電藉由整合先進芯片與封裝來持續(xù)滿足車用客戶對更高運算能力的需求，以符合行車的安全與質(zhì)量要求。臺積電正在研發(fā)InFO-oS及CoWoS-R解決方案，支持先進駕駛輔助系統(tǒng)（ADAS）、車輛控制及中控電腦等應用，預計于2025年第四季完成AEC-Q100第二級驗證。

編輯：芯智訊-林子 來源：臺積電