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基于CPLD的電子存包系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

近年來(lái),隨著信息科技的發(fā)展,電子存包系統(tǒng)由于其安全性高、可靠性高、方便快捷等特點(diǎn),在車(chē)站碼頭、超市、圖書(shū)館、賓館、游泳館、俱樂(lè)部等公共場(chǎng)所及機(jī)關(guān)、企事業(yè)單位文件檔案管理等部門(mén)得到了廣泛的應(yīng)用,有著廣闊的市場(chǎng)前景。
關(guān)鍵字： CPLD

VHDL設(shè)計(jì)的串口通信程序

本模塊的功能是驗(yàn)證實(shí)現(xiàn)和PC機(jī)進(jìn)行基本的串口通信的功能。需要在PC機(jī)上安裝一個(gè)串口調(diào)試工具來(lái)驗(yàn)證程序的功能。程序?qū)崿F(xiàn)了一個(gè)收發(fā)一幀10個(gè)bit（即無(wú)奇偶校驗(yàn)位）的串口控制器，10個(gè)bit是1位起始位，8個(gè)數(shù)據(jù)位，1個(gè)結(jié)束位。串口的波特律由程序中定義的div_par參數(shù)決定，更改該參數(shù)可以實(shí)現(xiàn)相應(yīng)的波特率。程序當(dāng)前設(shè)定的div_par 的值是0x104，對(duì)應(yīng)的波特率是9600。用一個(gè)8倍波特率的時(shí)鐘將發(fā)送或接受每一位bit的周期時(shí)間劃分為8個(gè)時(shí)隙以使通信同步。
關(guān)鍵字： VHDL 串口通信 PC機(jī)

什么是CPLD

CPLD（Complex Programmable Logic Device）是Complex PLD的簡(jiǎn)稱(chēng),一種較PLD為復(fù)雜的邏輯元件。CPLD是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開(kāi)發(fā)軟件平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過(guò)下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。
關(guān)鍵字： CPLD

基于單片機(jī)和CPLD的DDS正交信號(hào)源

基于單片機(jī)和CPLD的DDS正交信號(hào)源，其頻率幅度可精密控制，擴(kuò)展輸出頻率達(dá)300 kHz，增加掃頻輸出功能。采用紅外鍵盤(pán)控制頻率和幅度，采用液晶同步顯示信號(hào)的頻率和幅度；輸出端產(chǎn)生正弦波、方波、三角波、鋸齒波，梯形波、短形波、頻率突變的方波、尖脈沖數(shù)字信號(hào)等，且具有掃頻輸出的功能。測(cè)試結(jié)果表明，系統(tǒng)穩(wěn)定可靠，人機(jī)交互界面友好，操作簡(jiǎn)單方便。
關(guān)鍵字： DDS 正交信號(hào)源 CPLD 濾波器 DT9205 AT28C64

全面剖析SOPC

SOPC一詞主要是源自Altera, 其涵義是因?yàn)槟壳癈PLD/FPGA的容量愈來(lái)愈大, 性能愈來(lái)愈好, 加上價(jià)格下跌的推波助瀾之下, 以往ASIC產(chǎn)品才能具有的 SoC觀念, 也能移植到CPLD/FPGA上, 并且因?yàn)镃PLD/FPGA的可編程(Programmable)能力, 使得CPLD/FPGA不僅能實(shí)現(xiàn)一個(gè)高復(fù)難度的系統(tǒng), 而且還能快速改變系統(tǒng)的特性. 類(lèi)似的觀念也鑒于Xilinx的Platform FPGA.
關(guān)鍵字： SOPC CPLD FPGA

基于CPLD的字符疊加器的設(shè)計(jì)

本文提出一種基于CPLD的簡(jiǎn)易字符疊加器，具有成本低、抗干擾性能好等特點(diǎn)，適用于視頻監(jiān)控。由于采用了CPLD器件，增強(qiáng)了系統(tǒng)集成度和設(shè)計(jì)靈活性。
關(guān)鍵字：字符疊加器 RAM CPLD VHDL

VHDL編碼中面積優(yōu)化探討

功能強(qiáng)大的EDA開(kāi)發(fā)軟件和專(zhuān)業(yè)的綜合工具的不斷發(fā)展，使應(yīng)用VHDL進(jìn)行PLD設(shè)計(jì)變得更簡(jiǎn)單、更快捷。但決不能忽視VHDL語(yǔ)言的使用。隨著所設(shè)計(jì)電路規(guī)模的增大，對(duì)有限的芯片資源的利用率問(wèn)題就顯得尤其重要。在不影響速度要求前提下，應(yīng)盡可能地進(jìn)行面積優(yōu)化。適當(dāng)?shù)剡M(jìn)行編碼是優(yōu)化設(shè)計(jì)的重要保障，對(duì)高質(zhì)量、高效率地完成VHDL是十分有意的。
關(guān)鍵字： VHDL 編碼面積優(yōu)化

IC設(shè)計(jì)工程師需要這樣牛X的知識(shí)架構(gòu)

　　剛畢業(yè)的時(shí)候，我年少輕狂，以為自己已經(jīng)可以獨(dú)當(dāng)一面，廟堂之上所學(xué)已經(jīng)足以應(yīng)付業(yè)界需要。然而在后來(lái)的工作過(guò)程中，我認(rèn)識(shí)了很多牛人，也從他們身上學(xué)到了很多，從中總結(jié)了一個(gè)IC設(shè)計(jì)工程師需要具備的知識(shí)架構(gòu)，想跟大家分享一下。　　技能清單　　作為一個(gè)真正合格的數(shù)字IC設(shè)計(jì)工程師，你永遠(yuǎn)都需要去不斷學(xué)習(xí)更加先進(jìn)的知識(shí)和技術(shù)。因此，這里列出來(lái)的技能永遠(yuǎn)都不會(huì)是完整的。我盡量每年都對(duì)這個(gè)列表進(jìn)行一次更新。如果你覺(jué)得這個(gè)清單不全面，可以在本文下留言，我會(huì)盡可能把它補(bǔ)充完整。　　語(yǔ)言類(lèi)：Verilog-2001/&nb
關(guān)鍵字： IC設(shè)計(jì) VHDL

基于CPLD的PLC背板總線協(xié)議接口芯片的設(shè)計(jì)方案

設(shè)計(jì)了一組基于CPLD的PLC背板總線協(xié)議接口芯片，協(xié)議芯片可以區(qū)分PLC的背板總線的周期性數(shù)據(jù)和非周期性數(shù)據(jù)。詳細(xì)介紹了通過(guò)Verilog HDL語(yǔ)言設(shè)計(jì)狀態(tài)機(jī)、協(xié)議幀控制器、FIFO控制器的過(guò)程，
關(guān)鍵字： PLC FIFO CPLD 總線協(xié)議

CPLD/FPGA在數(shù)字通信系統(tǒng)的應(yīng)用

1 引言近年來(lái)，由于微電子學(xué)和計(jì)算機(jī)技術(shù)的迅速發(fā)展，給EDA技術(shù)行業(yè)帶來(lái)了巨大的變化。 HDL（hardware description language）硬件描述語(yǔ)言是一種描述電路行為的
關(guān)鍵字： Verilog CPLD FPGA HDL 漢明碼

基于CPLD的線陣CCD圖像采集系統(tǒng)

介紹了一種基于CPLD的圖像采集系統(tǒng),詳細(xì)論述了線陣CCD的驅(qū)動(dòng)方法、圖像信號(hào)的處理與傳輸,并給出了測(cè)試結(jié)果。此系統(tǒng)很好地完成了高速運(yùn)動(dòng)狀態(tài)下的圖像采集工作。
關(guān)鍵字： CCD 圖像采集 CPLD

基于CPLD的GPIB控制器

GPIB控制器芯片是組建自動(dòng)測(cè)試系統(tǒng)的核心，在測(cè)試領(lǐng)域應(yīng)用廣泛。本文擬討論用ALTERA公司的低成本 CPLD 來(lái)實(shí)現(xiàn) GPIB 控制器的功能。GPIB 控制器芯片的硬件設(shè)計(jì)主要分為狀態(tài)機(jī)的實(shí)現(xiàn)、數(shù)據(jù)通道和微處理接口的設(shè)計(jì)。本文重點(diǎn)介紹了各個(gè)模塊的實(shí)現(xiàn)原理。
關(guān)鍵字： GPIB控制器自動(dòng)測(cè)試系統(tǒng) CPLD

基于FPGA的串行通信控制系統(tǒng)的設(shè)計(jì)

在Altera Cyclone II平臺(tái)上采用“自頂向下”的模塊化設(shè)計(jì)思想及VHDL硬件描述語(yǔ)言，設(shè)計(jì)了串行通信控制系統(tǒng)。在Quartus II軟件上編譯、仿真后下載到FPGA芯片EP2C5Q208上，進(jìn)行在線編程調(diào)試，實(shí)現(xiàn)了串行通信控制功能。基于FPGA的系統(tǒng)設(shè)計(jì)調(diào)試維護(hù)方便、可靠性高，而且設(shè)計(jì)具有靈活性，可以方便地進(jìn)行擴(kuò)展和移植。
關(guān)鍵字：模塊化設(shè)計(jì) 串行通信控制系統(tǒng) VHDL

一種可靠的FPGA動(dòng)態(tài)配置方法及實(shí)現(xiàn)

現(xiàn)場(chǎng)可編程邏輯門(mén)陣列（FPGA）在通信系統(tǒng)中的應(yīng)用越來(lái)越廣泛。隨著通信系統(tǒng)的復(fù)雜化和功能多樣化,很多系統(tǒng)需要在不同時(shí)刻實(shí)現(xiàn)不同的功能,多數(shù)場(chǎng)合需要FPGA能夠支持在線動(dòng)態(tài)配置;在某些安全領(lǐng)域,需要對(duì)FPGA程序進(jìn)行加密存儲(chǔ)、動(dòng)態(tài)升級(jí)。這里根據(jù)應(yīng)用趨勢(shì)提出了一種基于CPU＋CPLD的可靠的FPGA動(dòng)態(tài)加載方法。該方法具有靈活、安全、可靠的特點(diǎn),在通信電子領(lǐng)域具有一定的參考價(jià)值。
關(guān)鍵字：動(dòng)態(tài)配置 FPGA CPLD

基于CPLD的QWERTY鍵盤(pán)設(shè)計(jì)

文本信息用戶可能樂(lè)意以體積換取 QWERTY 鍵盤(pán)，因?yàn)槲谋据斎氪鬄楹?jiǎn)便了，而且兩個(gè)大拇指都可以用來(lái)輸入文本信息或數(shù)據(jù)。最近，有些手機(jī)生產(chǎn)商已經(jīng)推出了面向文本用戶的帶 QWERTY 鍵盤(pán)的手機(jī)。
關(guān)鍵字： QWERTY鍵盤(pán) GPIO CPLD