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TPC碼譯碼器硬件仿真的優(yōu)化設(shè)計
- 介紹一種TPC碼迭代譯碼器的硬件設(shè)計方案，基于軟判決譯碼規(guī)則，采用完全并行規(guī)整的譯碼結(jié)構(gòu)，使用VHDL硬件描述語言，實(shí)現(xiàn)了碼率為1/2的（8，4）二維乘積碼迭代譯碼器，并特別通過硬件測試激勵來實(shí)時測量所設(shè)計迭代譯碼器的誤碼率情況，提出了優(yōu)化設(shè)計方案，和傳統(tǒng)的硬件仿真方法相比大大提高了仿真效率。仿真結(jié)果證明該譯碼器有很大的實(shí)用性和靈活性。
- 關(guān)鍵字： TPC碼迭代譯碼器 VHDL 軟判決譯碼規(guī)則
基于CPLD的頻率響應(yīng)特性測試卡設(shè)計
- 提出了一種基于CPLD的頻率響應(yīng)特性測試卡設(shè)計方案,分析了DDS原理的CPLD實(shí)現(xiàn)方法,給出了數(shù)據(jù)處理算法流程,并進(jìn)行了設(shè)計驗(yàn)證實(shí)驗(yàn),結(jié)果表明在逐點(diǎn)單頻測試狀態(tài)下,相位和幅值測量與標(biāo)準(zhǔn)儀器相比相位差小于0.5°,幅值差小于0.1dB。
- 關(guān)鍵字： 頻率響應(yīng) DDS原理 CPLD
基于CPLD的線陣CCD數(shù)據(jù)采集系統(tǒng)
- 本文結(jié)合實(shí)際應(yīng)用需要，設(shè)計了基于復(fù)雜可編程邏輯器件(CPLD)的線陣CCD數(shù)據(jù)采集系統(tǒng)。著重介紹了數(shù)據(jù)采集的特點(diǎn)及該系統(tǒng)軟、硬件設(shè)計和最后的性能評價。
- 關(guān)鍵字： 數(shù)據(jù)采集系統(tǒng) CCD CPLD
利用P89C669的23b的線性地址并采用CPLD外部擴(kuò)展
- 如果能充分利用P89C669的豐富的線性地址資源，將能大大增強(qiáng)系統(tǒng)能力。在一個嵌入式系統(tǒng)開發(fā)中，筆者采用ALTERA公司的CPLD芯片EPM7032利用這款單片機(jī)的線性地址擴(kuò)展了豐富的外部設(shè)備資源。
- 關(guān)鍵字： 線性地址 存儲器擴(kuò)展 CPLD
基于DSP及CPLD的掘進(jìn)機(jī)控制系統(tǒng)設(shè)計
- 提出了一種基于DSP及CPLD的掘進(jìn)機(jī)控制系統(tǒng)設(shè)計方案,介紹了系統(tǒng)總體設(shè)計、CPLD數(shù)據(jù)采集模塊及CPLD邏輯控制模塊的設(shè)計。該系統(tǒng)采用CPLD實(shí)現(xiàn)數(shù)據(jù)采集,在AD采樣環(huán)節(jié)節(jié)省DSP等待時間12μs,25路模擬信號每個采樣周期節(jié)省300μs;采用CPLD代替標(biāo)準(zhǔn)邏輯器件實(shí)現(xiàn)各種邏輯功能,簡化了硬件電路的設(shè)計,提高了控制系統(tǒng)集成度。實(shí)際應(yīng)用表明,該系統(tǒng)能夠滿足掘進(jìn)機(jī)正常生產(chǎn)的要求,具有較強(qiáng)的實(shí)時性和較高的可靠性。
- 關(guān)鍵字： 掘進(jìn)機(jī)控制系統(tǒng) AD采樣 CPLD
VHDL設(shè)計中電路優(yōu)化問題
- VHDL設(shè)計是行為級設(shè)計，所帶來的問題是設(shè)計者的設(shè)計思考與電路結(jié)構(gòu)相脫節(jié)。實(shí)際設(shè)計過程中，由于每個工程師對語言規(guī)則和電路行為的理解程度不同，每個人的編程風(fēng)格各異，往往同樣的系統(tǒng)功能，描述的方式不一，綜合出來的電路結(jié)構(gòu)更是大相徑庭。即使最終綜合出的電路都能實(shí)現(xiàn)相同的邏輯功能，但其電路的復(fù)雜程度和時延特性差別很大，甚至某些臃腫的電路還會產(chǎn)生難以預(yù)料的問題。因此，對VHDL設(shè)計中簡化電路結(jié)構(gòu)，優(yōu)化電路設(shè)計的問題進(jìn)行深入探討，很有必要。
- 關(guān)鍵字： 行為級設(shè)計 VHDL 邏輯資源
基于VHDL的旋轉(zhuǎn)編碼器接口電路的實(shí)現(xiàn)
- 用VHDL語言設(shè)計的增量式旋轉(zhuǎn)編碼器接口電路，實(shí)現(xiàn)了四倍頻、雙向計數(shù)的功能以及與單片機(jī)的接口。給出了在MAX Plus II環(huán)境下的VHDL源代碼和時序仿真結(jié)果。本設(shè)計在角度測量、位移測量和高度測量等方面有廣泛的應(yīng)用價值。
- 關(guān)鍵字： 旋轉(zhuǎn)編碼器 VHDL 時序仿真
基于CPLD的雷達(dá)仿真信號的設(shè)計
- 雷達(dá)信號的仿真是測試系統(tǒng)中必不可少的。但采用函數(shù)/任意波發(fā)生器組成測試系統(tǒng)，不僅增加系統(tǒng)成本，而且還給系統(tǒng)軟件設(shè)計增加不必要的負(fù)擔(dān)。為此，提出了一種基于CPLD的雷達(dá)仿真信號的實(shí)現(xiàn)方案，它能為機(jī)載雷達(dá)測試系統(tǒng)提供所需的多種典型的重頻脈沖及制導(dǎo)信號。
- 關(guān)鍵字： 雷達(dá)信號 任意波發(fā)生器 CPLD
同步數(shù)字復(fù)接的設(shè)計及其FPGA技術(shù)實(shí)現(xiàn)
- 在簡要介紹同步數(shù)字復(fù)接基本原理的基礎(chǔ)上，采用VHDL語言對同步數(shù)字復(fù)接各組成模塊進(jìn)行了設(shè)計，并在ISE集成環(huán)境下進(jìn)行了設(shè)計描述、綜合、布局布線及時序仿真，取得了正確的設(shè)計結(jié)果，同時利用中小容量的FPGA實(shí)現(xiàn)了同步數(shù)字復(fù)接功能。
- 關(guān)鍵字： 同步數(shù)字復(fù)接 VHDL FPGA
VHDL語言為核心的EDA技術(shù)在醫(yī)學(xué)中的應(yīng)用方案
- 將VHDL與醫(yī)學(xué)相結(jié)合，勢必成為電子自動化設(shè)計（EDA）一個全新的研究方向，本文主要研究將EDA通過VHDL應(yīng)用于醫(yī)學(xué)，以對脈搏的測量為例，以實(shí)現(xiàn)數(shù)字系統(tǒng)對人體多種生理活動及生理反應(yīng)的直觀精確測量。
- 關(guān)鍵字： EDA技術(shù) VHDL 系統(tǒng)級描述
基于FPGA的全數(shù)字交流伺服系統(tǒng)信號處理
- 在交流伺服驅(qū)動系統(tǒng)概念的基礎(chǔ)上，提出了基于ACTEL現(xiàn)場可編程邏輯器件APA300的光電編碼器與光柵尺信號處理電路設(shè)計原理，該電路由4倍頻細(xì)分、辨向電路、計數(shù)電路組成，信號處理模塊通過VHDL語言實(shí)現(xiàn)。
- 關(guān)鍵字： 交流伺服系統(tǒng) VHDL FPGA 光柵尺信號處理
基于計算機(jī)總線的CPLD加密電路設(shè)計
- 隨著軟件產(chǎn)品的廣泛應(yīng)用，對軟件的知識產(chǎn)權(quán)保護(hù)也開始重要。軟件產(chǎn)品通過系列號碼加密，每一個軟件均有唯一的產(chǎn)品系列號碼。軟件產(chǎn)品配置加密電路板后，軟件產(chǎn)品和該產(chǎn)品軟件加密板同時售出，用戶在使用時一套軟件要配備一塊加密板，通過控制加密板，就可以保證軟件產(chǎn)品安全。
- 關(guān)鍵字： 知識產(chǎn)權(quán)保護(hù) 加密電路板 CPLD
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