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	verilog-hdl
        

        
	
        
    	
        
    	  	
        
              	
        
                	
        verilog-hdl 文章
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        基于FPGA的自適應均衡器的研究與設計
        
                                                            
          
                    	
        • 摘要：近年來，自適應均衡技術在通信系統中的應用日益廣泛，利用自適應均衡技術在多徑環境中可以有效地提高數字接收機的性能。為了適應寬帶數字接收機的高速率特點，本文闡述了自適應均衡器的原理并對其進行改進。最
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        • 關鍵字：
                        自適應均衡器  寬帶數字接收機  FPGA  Verilog HDL                          
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        Verilog HDL設計進階：有限狀態機的設計原理及其代碼風格
        
                                                            
          
                    	
        • 由于Verilog HDL和 VHDL 行為描述用于綜合的歷史還只有短短的幾年，可綜合風格的Verilog HDL  和VHDL的語法只是它們各自語言的一個子集。又由于HDL的可綜合性研究近年來非常活躍，可綜合子集的國際標準目前尚未最后形
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        • 關鍵字：
                        Verilog  HDL  進階  代碼                            
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        Verilog HDL硬件描述語言：task和function說明語句的區別
        
                                                            
          
                    	
        • task和function說明語句的區別task和function說明語句分別用來定義任務和函數。利用任務和函數可以把一個很大的程序模塊分解成許多較小的任務和函數便于理解和調試。輸入、輸出和總線信號的值可以傳入或傳出任務和函
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        • 關鍵字：
                        function  Verilog  task  HDL                            
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        對 Verilog 和 VHDL 說再見！
        
                                                            
          
                    	
        •  上周我跟我同事說，“ 兩種語言阻礙了嵌入式系統開發人員和軟件工程師借助Zynq SOCs來提升系統性能。”那就是“Verilog” 和  “VHDL”正如期待那樣，這已經得到了解決—因為SD
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        • 關鍵字：
                        Verilog    VHDL    SDSoC                          
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        基于FPGA的高速長線陣CCD驅動電路
        
                                                            
          
                    	
        •  高速長線陣CCD(電荷耦合器)具有低功耗，小體積，高精度等優勢，廣泛應用于航天退掃系統中的圖像數據采集。而CCD驅動電路設計是CCD正常工作的關鍵問題之一，CCD驅動信號時序是一組相位要求嚴格的脈沖信號，只有時序信
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        • 關鍵字：
                        CCD  線陣  FPGA  verilog HDL                          
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        基于Verilog HDL的SVPWM算法的設計與仿真
        
                                                            
          
                    	
        • 摘要：空間矢量脈寬調制算法是電壓型逆變器控制方面的研究熱點，廣泛應用于三相電力系統中。基于硬件的FPGA/CPLD芯片能滿足該算法對處理速度、實時性、可靠性較高的要求，本文利用Verilog  HDL實現空間矢量脈寬調制算
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        • 關鍵字：
                        同步電動機  電壓型逆變器  Verilog HDL                          
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        一種高效網絡接口的設計
        
                                                            
          
                    	
        • 為了得到比傳統片上網絡的網絡資源接口(NI)更高的數據傳輸效率和更加穩定的數據傳輸效果，提出了一種新的高效網絡接口的設計方法，并采用Verilog HDL語言對相關模塊進行編程，實現了高效傳輸功能，同時又滿足核內路由的設計要求。最終通過仿真軟件Xilinx ISE Design Suite 12．3和ModelSim SE 6．2b得到了滿足設計要求的仿真結果。
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        • 關鍵字：
                        片上網絡  網絡資源接口  核內路由  Verilog HDL                          
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        基于Xilinx V5的DDR2數據解析功能實現
        
                                                            
          
                    	
        • 基于Xilinx V5的DDR2數據解析功能實現,摘要：介紹了一種基于Xilinx  V5芯片的硬件板卡上，利用Verilog硬件編程語言，來實現DDR2對數據文件解析的目的：分析了CPCI總線與FPGA之間的通信特點;然后根據收到的數據文件要求，介紹了DDR2的使用方法;最后介紹了對
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        • 關鍵字：
                        Xilinx Verilog  DDR2  數據解析  信號波形                          
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        基于CPLD的LCD1602顯示系統設計與實現
        
                                                            
          
                    	
        • 摘要：為了提高LCD1602顯示效果，增強抗擾能力，文章基于TOP2812開發板，依據LCD1602操作時序要求，在開發板CPLD部分實現了LCD1602顯示系統的設計。文中對
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        • 關鍵字：
                        LCD1602  顯示系統  時序  Vetilog HDL                          
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        混合同余法產生隨機噪聲的FPGA實現
        
                                                            
          
                    	
        • 混合同余法產生隨機噪聲的FPGA實現,摘要：隨著電子對抗技術的快速發展，在有源式干擾機中需要用到數字高斯白噪聲。通過對混合同余法產生隨機序列的原理研究，本文提出了一種利用FPGA產生高斯白噪聲的方法。該方法在PC主控端的控制下，采用ROM查找表的方
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        • 關鍵字：
                        高斯白噪聲  混合同余法  FPGA  Verilog HDL                          
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        【E課堂】verilog之可綜合與不可綜合
        
                                                            
          
                    	
        • 　　可綜合的意思是說所編寫的代碼可以對應成具體的電路，不可綜合就是所寫代碼沒有對應的電路結構，例如行為級語法就是一種不可綜合的代碼，通常用于寫仿真測試文件。　　建立可綜合模型時，需注意以下幾點：　　不使用initial　　不使用#10之類的延時語句　　不使用循環次數不確定的循環語句，如forever，while等　　不使用用戶自定義原語(UDP元件)　　盡量使用同步方式設計電路　　用always塊來描述組合邏輯時，應列出所有輸入信號作為敏感信號列表，即always@(*)　　所有的內部寄存器都應該能夠被復
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        • 關鍵字：
                        verilog  FPGA                          
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        D觸發器Verilog描述
        
                                                            
          
                    	
        • 　　//基本D觸發器　　module D_EF(Q,D,CLK)　　input D,CLK;　　output Q;　　reg Q; //在always語句中被賦值的信號要聲明為reg類型 寄存器定義　　always @ (posedge CLK) //上升沿，下降沿用negedge表示，^_^ 需要記憶　　begin Q <= D; end　　endm
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        • 關鍵字：
                        D觸發器  Verilog                          
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        數字電路設計入門之數字設計的任務和兩項基本功
        
                                                            
          
                    	
        • 　　這次我們講一講如何入門學習硬件描述語言和數字邏輯電路;學習數字邏輯電路，我推薦的一本書就是--《數字設計-原理與實踐》，其他的深入點可以看看《完整數字設計》;而對于硬件描述語言呢?有兩個原則，一個是買書的原則，一個是看書的原則。首先，你必須買兩類書，一類是語法書，平常使用的時候可以查一查某些語法;一類是，對語言的使用的講解和使用的方法(如何書寫RTL，如何設計電路，如何調試代碼，使用仿真器等);我用過一年的VHDL和兩年的Verilog;作為過來人，我想介紹一些比較好的書給入門者，避免大家走彎路。

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        • 關鍵字：
                        VHDL  Verilog                          
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        數字電路設計入門之數字設計的任務和兩項基本功
        
                                                            
          
                    	
        • 　　這次我們講一講如何入門學習硬件描述語言和數字邏輯電路;學習數字邏輯電路，我推薦的一本書就是--《數字設計-原理與實踐》，其他的深入點可以看看《完整數字設計》;而對于硬件描述語言呢?有兩個原則，一個是買書的原則，一個是看書的原則。首先，你必須買兩類書，一類是語法書，平常使用的時候可以查一查某些語法;一類是，對語言的使用的講解和使用的方法(如何書寫RTL，如何設計電路，如何調試代碼，使用仿真器等);我用過一年的VHDL和兩年的Verilog;作為過來人，我想介紹一些比較好的書給入門者，避免大家走彎路。

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        • 關鍵字：
                        Verilog  RTL                          
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        新一代IC設計聚焦改善混合信號驗證技術
        
                                                            
          
                    	
        • 　　IC設計業界目前正研究如何統合Verilog-AMS與IEEE 1800標準的SystemVerilog，或導入模擬混合信號(AMS)成為新的SystemVerilog-AMS標準。
　　目前四大驗證語言標準有Verilog-A與Verilog-AMS、VHDL-AMS、SystemC-AMS、SystemVerilog-AMS。其中以SystemVerilog-AMS為最新標準，但仍需數年研究才能供業界使用。
　　根據智財標準設立組織Accellera官網，許多研究正如火如荼進行，聚焦新功能與產
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                        IC設計  Verilog                          
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