基于Xilinx V5的DDR2數據解析功能實現

摘要：介紹了一種基于Xilinx V5芯片的硬件板卡上，利用Verilog硬件編程語言，來實現DDR2對數據文件解析的目的：分析了CPCI總線與FPGA之間的通信特點;然后根據收到的數據文件要求，介紹了DDR2的使用方法;最后介紹了對信號波形進行驗證的方法?？衫檬静ㄆ鲗馕鲞^程中的信號波形進行監測，以驗證解析結果。經過實踐證明，解析出的數據信號波形信號嚴格按照文件中的參數要求生成，該信號波形相位穩定，延時準確。能廣泛應用于雷達模擬器以及雷達信號處理領域。

迅速而準確地監測雷達信號的方法對雷達的系統模擬以及信號處理來說具有非常重要的意義。隨著雷達的廣泛應用，其性能也在快速提高，對發送信號控制的要求也越來越嚴格。雷達是利用無線電技術進行偵察和測距的設備。它可以發現目標，并可決定其存在的距離及方向。雷達將無線電波送出，然后經遠距離目標物的反射，而將此能量送回雷達的記發機。記發機與目標物間的距離，可由無線電波傳雷達的目標物，再由目標物回到雷達所需的時間計算出。精確地計算出雷達-目標物-雷達之間的無線電波傳輸時間就成為最為關鍵的步驟。本文就旨在通過脈沖波形來控制發射信號，每來一個脈沖發送一次雷達信號，同時在雷達信號的發射過程中，對信號連續發射的時間進行精準的控制;發射時間也不是固定不變，可根據具體情況進行更改，此時對數據文件在FPGA中通過DDR做必要的處理已成為一種通行的方法。

1 系統模型

文中所設計的系統是在已有電路板卡(包括PCI橋芯片，FPCA芯片，DDR芯片組等)的基礎上，根據指定的數據文件發送出脈沖波形，其結構框架如圖1所示。

本系統FPGA芯片采用的是Xilinx V5系列下的一款芯片。該芯片除了具有最先進的高性能邏輯架構外、還包含多種硬?IP?系統級模塊，包括強大的36 Kb Block RAM/FIFO、第二代25x18DSP Slice、帶有內置數控阻抗的SclectIO技術、ChipSync源同步接門模塊、系統監視器功能、帶有集成DCM(數字時鐘管理器)和鎖相環(PLL時鐘發生器的增強型時鐘管理模塊、SPI和并行FLASH接口以及高級配置選項。符合PCI Expr ess基礎規范(PCI Express Base Specification)1.1，每模塊支持1倍、2倍、4倍或8倍通道寬度。

系統PCI管理芯片具有32位、66 MHz的PCI總線和局部總線，突發傳輸速率能達到264 MB/s，本地總線支持復用/非復用的32位地址/數據。有6種可編程FIFO，以實現零等待突發傳輸和異步操作。支持主模式、從模式、DMA傳輸方式。含有1個PCI仲裁器，2個獨立的DMA通道，對3.3 V和5 V的I/O信號電平容錯。PCI橋芯片主要實現系統與PCI總線的連接，主機可以通過PCI總線實現對板上所有資源的訪問。本系統的PCI橋芯片作為PCI總線主設備，以DMA方式與主機內存交換數據。

DDR2采用了在時鐘的上升/下降延同時進行數據傳輸的基本方式，DDR2內存擁有兩倍于DDR內存預讀取能力(即：4bit數據讀預取)。DDR2內存每個時鐘能夠以4倍外部總線的速度讀/寫數據，并且能夠以內部控制總線4倍的速度運行。本系統采用了兩組DDR2芯片，最大可容納256 M的數據容量。

SMA接口有兩種形式，標準的SMA是一端“外螺紋+孔”，另一端“內螺紋+針”;反極性RP-SMA是一端“外螺紋+針”，另一端為“內螺紋+孔”。奉系統采用的標準形式，SMA接口具有雙向雙向傳輸數據的功能，即既可以接受數據也可以發送數據。

在該系統中，需要應用Matlab生成所需要的數據文件(.bin)，其數據文件內容格式具體要求為：包含4個通道，每個通道的數據位寬為32位，含有脈沖周期、脈沖寬度、脈沖個數等信息，并且文件中的數據可改動，如表1所示。將數據文件經由上位機通過PCI橋芯片發送至FPGA，FPGA接收該數據并將其緩存在FIFO中，然后轉存至DDR2中并進行地址解析，將DDR2接收到的數據做處理使其產生脈沖波形，此時如果收到一個發送脈沖波形的命令時，DDR2就將產生的脈沖波形發送出去，并通過SMA接口與用戶端相連接，同時要求各個通道的脈沖波形相互獨立，互不影響。

2 系統程序控制設計

本系統采用板卡上自帶的50 MHz晶振時鐘，通過PLL將其倍頻至100 MHz而作為生成脈沖波形的工作時鐘。為在Chipscope上抓圖觀測方便，可將據文件(.bin)的前3個通道的參數改小，圖2為數據文件的部分截圖，其中0-3豎列共32bit為第一通道的參數，4-7豎列為第二通道的參數，8-b豎列為第三個通道的參數，c-f豎列為第四個通道的參數。地址0h為第一、二、三、四通道的脈沖周期，地址1h為第一、二、三、四通道的脈沖寬度，地址2h為第一、二、二、四通道的脈沖個數，地址3h再為第一、二、三、四通道的脈沖周期…如此循環依次為脈沖周期、脈沖寬度和脈沖個數。

將圖2所示的數據文件通過PCI橋芯片下發至FPGA，提供給底層模塊使用。同時定義FPGA的復位寄存器和DDR2的工作寄存器，實現軟件復位，完成DDR2的讀寫控制設置。兩組DDR2控制子模塊是調用的Xilinx的MIG IP核。配置如圖3，由于含有兩組DDR2，所以其中的Number of Controllers應選擇2。

在完成DDR2的管腳定義后，需要參考DDR2的工作控制參考資料以實現DDR2的用戶定義，完成相關部分的程序代碼設計，其中app_af_cmd =3’h0時，DDR實現寫的指令，app_af_cmd=3’h1時，DDR2實現讀的指令。DDR2用到的時鐘是固定的200 M時鐘，此時同樣需要用到晶振50 MHz時鐘通過PLL倍頻至200 MHz，以實現傳輸數據的有序控制，而不會產生時序上的混亂。