Verilog HDL設計進階：有限狀態機的設計原理及其代碼風格

由于Verilog HDL和 VHDL 行為描述用于綜合的歷史還只有短短的幾年，可綜合風格的Verilog HDL 和VHDL的語法只是它們各自語言的一個子集。又由于HDL的可綜合性研究近年來非常活躍，可綜合子集的國際標準目前尚未最后形成，因此各廠商的綜合器所支持的HDL子集也略有所不同。

本書中有關可綜合風格的Verilog HDL的內容，我們只著重介紹RTL級、算法級和門級邏輯結構的描述，而系統級(數據流級)的綜合由于還不太成熟，暫不作介紹。

由于寄存器傳輸級(RTL)描述是以時序邏輯抽象所得到的有限狀態機為依據的，所以把一個時序邏輯抽象成一個同步有限狀態機是設計可綜合風格的Verilog HDL模塊的關鍵。

在本章中我們將通過各種實例由淺入深地來介紹各種可綜合風格的Verilog HDL模塊，并把重點放在時序邏輯的可綜合有限狀態機的Verilog HDL設計要點。至于組合邏輯，因為比較簡單，只需閱讀典型的用Verilog HDL描述的可綜合的組合邏輯的例子就可以掌握。

為了更好地掌握可綜合風格，還需要較深入地了解阻塞和非阻塞賦值的差別和在不同的情況下正確使用這兩種賦值的方法。只有深入地理解阻塞和非阻塞賦值語句的細微不同，才有可能寫出不僅可以仿真也可以綜合的Verilog HDL模塊。

只要按照一定的原則來編寫代碼就可以保證Verilog模塊綜合前和綜合后仿真的一致性。符合這樣條件的可綜合模塊是我們設計的目標，因為這種代碼是可移植的，可綜合到不同的FPGA和不同工藝的ASIC中，是具有知識產權價值的軟核。

4.4.1 有限狀態機(FSM)設計原理

有限狀態機是由寄存器組和組合邏輯構成的硬件時序電路。有限狀態機的狀態(即由寄存器組的1和0的組合狀態所構成的有限個狀態)只可能在同一時鐘跳變沿的情況下才能從一個狀態轉向另一個狀態。

有限狀態機的下一個狀態不但取決于各個輸入值，還取決于當前所在狀態。這里指的是米里Mealy型有限狀態機，而莫爾Moore型有限狀態機的下一個狀態只決于當前狀態。

Verilog HDL中可以用許多種方法來描述有限狀態機，最常用的方法是用always語句和case語句。如圖4.1所示的狀態轉移圖表示了一個有限狀態機，例4.1的程序就是該有限狀態機的多種Verilog HDL模型之一。

圖4.1的狀態轉移圖表示了一個四狀態的有限狀態機。它的同步時鐘是Clock，輸入信號是A和Reset，輸出信號是F和G。

狀態的轉移只能在同步時鐘(Clock)的上升沿時發生，往哪個狀態的轉移則取決于目前所在的狀態和輸入的信號(Reset和A)。下面的例子是該有限狀態機的Verilog HDL模型之一。

例4.1：Gray碼有限狀態機模型1。

module fsm (Clock, Reset, A, F, G); //模塊聲明
input Clock, Reset, A;
output F,G;
reg F,G;
reg ［1:0］ state ;

parameter //狀態聲明
Idle = 2’b00, Start = 2’b01,
Stop = 2’b10, Clear = 2’b11;

always @(posedge Clock)
if (!Reset) begin
state = Idle; F=0; G=0; //默認狀態
end
else case (state)
idle: begin //Idle狀態
if (A) begin
state = Start;
G=0;
end
elsestate = idle;
end
start: //Start狀態
if (!A) state = Stop;
else state = start;
Stop: begin //Stop狀態
if (A) begin
state = Clear;
F = 1;
end
else state = Stop;
end
Clear: begin //Clear狀態
if (!A) begin
state =Idle;
F =0; G =1;
end
else state = Clear;
end
endcase
endmodule

也可以用下面的Verilog HDL模型來表示同一個有限狀態。

例4.2：獨熱碼有限狀態和模型。

module fsm (Clock, Reset, A, F, G); //模塊聲明
input Clock, Reset, A;
output F,G;
reg F,G;
reg ［3:0］ state ;

parameter //狀態聲明
Idle = 4’b1000,
Start = 4’b0100,
Stop = 4’b0010,
Clear = 4’b0001;

always @(posedge clock)
if (!Reset) begin
state = Idle; F=0; G=0; //默認狀態
end
else case (state)
Idle: begin //Idel狀態
if (A) begin
state = Start;
G=0;
end
else state = Idle;
end
Start: //Start狀態
if (!A) state = Stop;
else state = Start;
Stop: begin //Stop狀態
if (A) begin
state = Clear;
F = 1;
end
else state = Stop;
end
Clear: begin //Clear狀態
if (!A) begin
state =Idle;
F=0; G=1;
end
else state = Clear;
end
default: state =Idle; //默認狀態
endcase
endmodule

例4.2與例4.1的主要不同點是狀態編碼方式。例4.2采用了獨熱編碼，而例4.1則采用Gray碼，究竟采用哪一種編碼好要看具體情況而定。

對于用FPGA實現的有限狀態機建議采用獨熱碼。因為雖然采用獨熱編碼多用了兩個觸發器，但所用組合電路可省下許多，因而使電路的速度和可靠性有顯著提高，而總的單元數并無顯著增加。

采用了獨熱碼后有了多余的狀態，就有一些不可到達的狀態，為此在CASE語句的最后需要增加default分支項，以確保多余狀態能回到Idle狀態。

另外還可以用另一種風格的Verilog HDL模型來表示同一個有限狀態。在這個模型中，我們用always語句和連續賦值語句把狀態機的觸發器部分和組合邏輯部分分成兩部分來描述，如下所示。

例4.3：有限狀態機模型3

module fsm (Clock, Reset, A, F, G); //模塊聲明
input Clock, Reset, A;
output F,G;
reg ［1:0］ state ;
wire ［1:0］ Nextstate;

parameter //狀態聲明
Idle = 2’b00, Start = 2’b01,
Stop = 2’b10, Clear = 2’b11;

always @(posedge Clock)
if (!Reset) begin
state = Idle; //復位狀態
end
else
state = Nextstate; //狀態轉換

assign Nextstate = //狀態變換條件
(state == Idle ) ? (A ? Start : Idle):
(state==Start ) ? (!A ? Stop : Start ):
(state== Stop ) ? (A ? Clear : Stop ):
(state== Clear) ? (!A ? Idle : Clear) : Idle;

assign F = (( state == Stop) A ); //狀態輸出
assign G = (( state == Clear) (!A || !Reset)) //狀態輸出
endmodule

下面是第4種風格的Verilog HDL模型來表示同一個有限狀態。在這個模型中，我們分別用沿觸發的always語句和電平敏感的always語句把狀態機的觸發器部分和組合邏輯部分分成兩部分來描述。

例4.4：有限狀態機模型4。

module fsm (Clock, Reset, A, F, G); //模塊聲明
input Clock, Reset, A;
output F,G;
reg ［1:0］ state, Nextstate;

parameter //狀態聲明
Idle = 2’b00, Start = 2’b01,
Stop = 2’b10, Clear = 2’b11;

always @(posedge Clock)
if (!Reset) begin
state = Idle; //默認狀態
end
else
state = Nextstate; //狀態轉換

always @( state or A ) begin
F=0;
G=0;
if (state == Idle) begin //處于Idel狀態時，對A判斷
if (A)
Nextstate = Start; //Start狀態
else
Nextstate = Idle; //保持Idel狀態
G=1;
end
else if (state == Start) //處于Start狀態時，對!A判斷
if (!A)
Nextstate = Stop; //Stop狀態
else
Nextstate = Start; //保持Start狀態
else if (state == Stop) //處于Stop狀態時，對A判斷
if (A)
Nextstate = Clear; //Clear狀態
else
Nextstate = Stop; //保持Stop狀態
else if (state == Clear) begin //處于Clear狀態時，對!A判斷
if (!A)
Nextstate = Idle; //Idel狀態
else
Nextstate = Clear; //保持Clear狀態
F=1;
end
else
Nextstate= Idle; //默認狀態
End
endmodule

上面4個例子是同一個狀態機的4種不同的Verilog HDL模型，它們都是可綜合的，在設計復雜程度不同的狀態機時有它們各自的優勢。如用不同的綜合器對這4個例子進行綜合，綜合出的邏輯電路可能會有些不同，但邏輯功能是相同的。

下面講解有限狀態機設計的一般步驟。

（1）邏輯抽象，得出狀態轉換圖。
就是把給出的一個實際邏輯關系表示為時序邏輯函數，可以用狀態轉換表來描述，也可以用狀態轉換圖來描述，這就需要完成以下任務。

① 分析給定的邏輯問題，確定輸入變量、輸出變量以及電路的狀態數。通常是取原因（或條件）作為輸入變量，取結果作為輸出變量。
② 定義輸入、輸出邏輯狀態的含意，并將電路狀態順序編號。
③ 按照要求列出電路的狀態轉換表或畫出狀態轉換圖。
這樣，就把給定的邏輯問題抽象到一個時序邏輯函數了。

（2）狀態化簡。
如果在狀態轉換圖中出現這樣兩個狀態，它們在相同的輸入下轉換到同一狀態去，并得到一樣的輸出，則稱它們為等價狀態。顯然等價狀態是重復的，可以合并為一個。電路的狀態數越少，存儲電路也就越簡單。狀態化簡的目的就在于將等價狀態盡可能地合并，以得到最簡的狀態轉換圖。

（3）狀態分配。
狀態分配又稱狀態編碼。通常有很多編碼方法，編碼方案選擇得當，設計的電路可以很簡單。反之，若編碼方案選得不好，則設計的電路就會復雜許多。

實際設計時，需綜合考慮電路復雜度與電路性能之間的折衷。在觸發器資源豐富的FPGA或ASIC設計中，采用獨熱編碼（one-hot-coding）既可以使電路性能得到保證，又可充分利用其觸發器數量多的優勢。

（4）選定觸發器的類型并求出狀態方程、驅動方程和輸出方程。

（5）按照方程得出邏輯圖。

用Verilog HDL來描述有限狀態機，可以充分發揮硬件描述語言的抽象建模能力，使用always塊語句和case（if）等條件語句及賦值語句即可方便實現。具體的邏輯化簡及邏輯電路到觸發器映射均可由計算機自動完成。上述設計步驟中的第（2）、（4）、（5）步不再需要很多的人為干預，使電路設計工作得到簡化，效率也有很大的提高。

4.4.2 FSM設計實例

例4.5：宇宙飛船控制器的狀態機。

module statmch1( launch_shuttle, land_shuttle, start_countdown,
start_trip_meter, clk, all_systems_go,
just_launched, is_landed, cnt, abort_mission
);
// I/O說明
output launch_shuttle, land_shuttle, start_countdown,start_trip_meter;
input clk, just_launched, is_landed, abort_mission,all_systems_go;
input ［3:0］ cnt;
reg launch_shuttle, land_shuttle, start_countdown,start_trip_meter;
reg ［4:0］ present_state, next_state;
//設置獨熱碼狀態的參數
parameter HOLD=5'h1, SEQUENCE=5'h2, LAUNCH=5'h4;
parameter ON_MISSION=5'h8， LAND=5'h10;

always @(negedge clk or posedge abort_mission) begin
//把輸出設置成某個缺省值,在下面的case語句中就不必再設置輸出的缺省值
{launch_shuttle, land_shuttle, start_trip_meter, start_countdown} = 4'b0;
//檢查異步reset的值,即abort_mission的值
if(abort_mission)
next_state = LAND;
else begin
//如果abort_mission為零,把next_state賦值為present_state
next_state = present_state;
//根據 present_state 和輸入信號,設置 next_state和輸出output
case ( present_state )
HOLD: //HOLD狀態
if(all_systems_go) begin
next_state = SEQUENCE;
start_countdown = 1;
end
SEQUENCE: //SEQUENCE狀態
if(cnt==0)
next_state = LAUNCH;
LAUNCH: begin //LAUNCH狀態
next_state = ON_MISSION;
launch_shuttle = 1;
end
ON_MISSION: //ON_MISSION狀態
if(just_launched)
start_trip_meter = 1; //取消使命前，一直留在使命狀態
LAND: //LAND狀態
if(is_landed)
next_state = HOLD;
else land_shuttle = 1;
default: next_state = 'bx;//把缺省狀態設置為'bx(無關)或某種已
//知狀態，使其在做仿真時，在復位前就
//與實際情況相一致
endcase
end // if-else語句結束
present_state = next_state; //把當前狀態變量設置為下一狀態，
//待下一有效時鐘沿來到時，當前狀
//態變量已設置了正確的狀態值
end //always塊結束
endmodule

4.4.3 設計可綜合狀態機的指導原則
（1）獨熱碼。
因為大多數FPGA內部的觸發器數目相當多，又加上獨熱碼狀態機（one hot state machine)的譯碼邏輯最為簡單，所以在設計采用FPGA實現的狀態機時，往往采用獨熱碼狀態機(即每個狀態只有一個寄存器置位的狀態機)。

（2）case語句。
建議采用case、casex或casez語句來建立狀態機的模型。因為這些語句表達清晰明了，可以方便地從當前狀態分支轉向下一個狀態并設置輸出。

采用這些語句設計狀態機時，不要忘記寫上case語句的最后一個分支default，并將狀態變量設為'bx。這就等于告知綜合器：case語句已經指定了所有的狀態。這樣綜合器就可以刪除不需要的譯碼電路，使生成的電路簡潔，并與設計要求一致。

如果將缺省狀態設置為某一確定的狀態(例如：設置default：state = state1)，行不行呢？”這樣做有一個問題需要注意：因為盡管綜合器產生的邏輯和設置“default：state='bx”時相同，但是狀態機的Verilog HDL模型綜合前和綜合后的仿真結果會不一致。

為什么會是這樣呢？因為啟動仿真器時，狀態機所有的輸入都不確定，因此立即進入default狀態。如果通過設置將狀態變量設為state1，但是實際硬件電路的狀態機在通電之后，進入的狀態是不確定的，很可能不是state1的狀態，這樣就會產生不必要的沖突。

因此，還是設置“default：state='bx”與實際硬件電路相一致。但在有多余狀態的情況下還是應將缺省狀態設置為某一確定的有效狀態，因為這樣做能使狀態機若偶然進入多余狀態后仍能在下一時鐘跳變沿時返回正常工作狀態，否則會引起死鎖。

（3）復位。
狀態機應該有一個異步或同步復位端，以便在通電時將硬件電路復位到有效狀態，也可以在操作中將硬件電路復位（大多數FPGA結構都允許使用異步復位端）。

（4）惟一觸發。
目前大多數綜合器往往不支持在一個always塊中由多個事件觸發的狀態機（即隱含狀態機，implicit state machines）。因此為了能綜合出有效的電路，用Verilog HDL描述的狀態機應明確地由惟一時鐘觸發。

（5）異步狀態機。
異步狀態機是沒有確定時鐘的狀態機，它的狀態轉移不是由惟一的時鐘跳變沿所觸發。目前大多數綜合器不能綜合采用Verilog HDL描述的異步狀態機。

因此應盡量不要使用綜合工具來設計異步狀態機。因為目前大多數綜合工具在對異步狀態機進行邏輯優化時會胡亂地簡化邏輯，使綜合后的異步狀態機不能正常工作。如果一定要設計異步狀態機，建議采用電路圖輸入的方法，而不要用Verilog HDL輸入的方法。

（6）狀態賦值。
Verilog HDL中，狀態必須明確賦值，通常使用參數parameters或宏定義define語句加上賦值語句來實現。

使用參數parameters語句賦狀態值如下所示：

parameter state1 = 2 'h1, state2 = 2 'h2；
...
current_state = state2; //把current state設置成 2'h2
...

使用宏定義define語句賦狀態值如下所示：

'define state1 2 'h1
'define state2 2 'h2
...
current_state = 'state2; //把current state設置成 2 'h2