- 時序問題的惱人之處在于沒有哪種方法能夠解決所有類型的問題。由于客戶對于和現場應用工程師共享源代碼通常非常敏感，因此我們通常都是通過將工具的潛力發揮到極致來幫助客戶解決其時序問題。當然好消息就是通過這種方法以及優化RTL代碼，可以解決大多數時序問題。
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時序問題 FPGA
- FPGA(Field Pmgrammable Gate Array)現場可編程門陣列在數字電路的設計中已經被廣泛使用。這種設計方式可以將以前需要多塊集成芯片的電路設計到一塊大模塊可編程邏輯器件中，大大減少了電路板的尺寸，增強了系統的可靠性和設計的靈活性。本文詳細介紹了已在實際項目中應用的基于FPGA的串口通訊設計。本設計分為硬件電路設計和軟件設計兩部分，最后用仿真驗證了程序設計的正確性。
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Verilog 串口通訊 FPGA
- 誘發電位是神經系統接受各種外界刺激后所產生的特異性電反應。它在中樞神經系統及周圍神經系統的相應部位被檢出，與刺激有鎖時關系的電位變化，具有能定量及定位的特點，往往較常規腦電圖檢查有更穩定的效果，從而在診斷及研究神經系統各部位神經電生理變化方面，有重要作用。
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腦電電位 VGA FPGA 誘發電位
- SoC是大規模集成電路的發展趨勢。SoC設計必須依靠完整的系統級驗證來保證其正確性。基于FPGA的驗證平臺能夠縮短SoC驗證時間，并提高驗證工作的可靠性，還具有可重用性。本文利用Altera公司的FPGA設計了一個基于片上總線的SoC原型驗證平臺，并將VxWorks嵌入式操作系統應用于此平臺，通過軟硬件協同驗證的方法，驗證了平臺的可靠性。該平臺在CF卡及通用智能卡SoC芯片驗證中得以應用。
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SoC驗證平臺 系統級驗證 FPGA
- 介紹了一種以FPGA 可編程邏輯器件為設計平臺的、采用大屏幕全彩led 顯示屏進行全彩灰度圖像顯示的掃描控制器實現方案。經過對“19 場掃描”理論灰度實現原理的分析，針對采用該方法實現的全彩LED
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LED 顯示屏設計 FPGA
- 針對調制樣式在不同環境下的變化，采用了FPGA部分動態可重構的新方法，通過對不同調制樣式信號的解調模塊的動態加載，來實現了不同環境下針對不同調制樣式的解調這種方式比傳統的設計方式具有更高的靈活性、可擴展性，并減低了成本和功耗該設計方案同時也介紹了FPGA部分動態可重構的概念和特點，可以對其它通信信號處理系統設計提供一定的參考。
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可重構技術 解調模塊 FPGA
- 最近FPGA供應商推出的新型可編程器件進一步縮小了FPGA和ASIC之間的性能差別。盡管這類器件的可配置性對設計工程師很有吸引力，但使用這 些器件所涉及的復雜設計規則和接口協議，要求設計工程師經過全面的培訓，并需要進行參考設計評估、設計仿真和驗證工作。另一方面，FPGA應用中非常復雜 的模擬設計，例如用于內核、I/O、存儲器、時鐘和其它電壓軌的DC/DC穩壓器，也要求新的解決方案。本文討論的高性能DC/DC轉換器有助于系統設計 工程師克服這些挑戰。
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電壓軌 DC/DC FPGA
- 本文設計的系統采用PLX公司生產的CPCI協議轉換芯片PCI9054，通過Verilog HDL語言在FPGA中產生相應的控制信號，完成對數據的快速讀寫，從而實現了與CPCI總線的高速數據通信。
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CPCI協議轉換 Verilog FPGA
- 針對數據采集系統有信號形式多樣、實時傳輸和靈活配置的要求，介紹了一種基于FPGA的數據采集和傳輸系統，以及系統數字電路的程序設計。該系統以現場可編程邏輯陣列（FPGA）作為數據采集、預處理、組幀和傳輸的控制核心，通過低速串口接收控制命令，以高速USB接口向控制臺發送采集數據幀，設計了數字FIR濾波器濾除采集電路的信號干擾。
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數字FIR濾波器 數據采集系統 FPGA
- 為實現某專用接口裝置的接口功能檢測，文中詳細地介紹了一種34位串行碼的編碼方式，并基于FPGA芯片設計了該類型編碼的接收、發送電路。重點分析了電路各模塊的設計思路。電路采用SOPC模塊作為中心控制器，設計簡潔、可靠。試驗表明：該設計系統運行正常、穩定。
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串行編碼 SOPC FPGA
- 目前基于銅電纜的高速串口能夠以數千兆位速率進行數據傳送，并可通過使用多個并行通道達成超過100Gbps的數據傳輸率，不過傳送的距離卻受到限制，一個可以改善傳輸距離的作法是使用光互連來取代銅電纜，Alt
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DSP LGA FPGA DDM
- 為了提高指紋識別系統的實時性和處理速度，設計和實現了一種基于FPGA的嵌入式指紋識別系統。該系統采用處理器結合自定義硬件邏輯的方法，以下載到FPGA的MICOBLAZE嵌入式軟核為系統控制模塊，運用FPGA路基單元實現指紋圖像的處理。
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指紋識別 MICOBLAZE FPGA
- 1 引言近年來，由于微電子學和計算機技術的迅速發展，給EDA技術行業帶來了巨大的變化。 HDL（hardware description language）硬件描述語言是一種描述電路行為的
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Verilog CPLD FPGA HDL 漢明碼
- 由于Canny算法自身的復雜性，使得其做邊緣檢測的處理時間較長。針對這個問題，提出和實現了一種Canny算法的硬件加速功能。加速功能的設計是以FPGA為硬件基礎，并采用了流水線技術來對系統的結構改進和優化。最后通過對有加速器和無加速器的系統分別做圖像處理，并對統計時間對比分析。結果表明經過加速改進的系統相對節約了處理時間，并能實時高效地處理復雜圖像的邊緣。
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流水線技術 圖像處理 FPGA
- 簡要地介紹了M序列碼作為同步頭的幀同步提取的原理。在研究了相關處理的基礎上,提出了采用補碼配對相減匹配濾波法實現同步提取的新方法。該方法僅利用減法器和加法器,不僅使電路設計簡單,而且使電路得到極大的優化,大大節省了FPGA內部資源。
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M序列碼 幀同步提取 FPGA
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