- 基于FPGA硬件實現固定倍率的圖像縮放，將2維卷積運算分解成2次1維卷積運算，對輸入原始圖像像素先進行行方向的卷積，再進行列方向的卷積，從而得到輸出圖像像素。把圖像縮放過程設計為一個單元體的循環過程，在單元體內部，事先計算出卷積系數。降低了FPGA設計的復雜性，提高了圖像縮放算法的運算速度，增強了系統的實時性，已經應用于某款航空電子產品中，應用效果良好。
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圖像縮放 卷積運算 FPGA
- 設計了一種基于FPGA平臺的并行處理流水線結構，配合高速查表，可支持10Gbps接口的報文轉發。該設計已應用在國家863計劃重大課題“可擴展到T比特的高性能IPv4/v6路由器基礎平臺及實驗系統”中,并通過測試。
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并行流水線 高速查表 FPGA
- 本文論述了利用用FPGA來開發DDS函數發生器的總體設計思路，詳細討論了任意波形產生、頻率精確調整、雙路移相輸出、PWM調制波產生、D/A轉換與濾波電路、鍵盤與顯示等諸方面軟硬件實現方法。 整個設計
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DDS 任意波形發生器 FPGA
- 研究了基于FPGA的同步FIFO和移位寄存器，利用同步FIFO作為大幅面高速彩色噴繪機噴頭與上位機之間數據傳輸以及接口數據傳輸的緩存模塊。該設計在保證數據傳輸實時性的前提下，解決了噴頭和上位機像素數據格式方向不一致的問題，并消除了部分數據冗余。
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同步FIFO 彩色噴繪機 FPGA
- 介紹了基于Altera公司EP1K30TC144芯片的電梯控制器設計過程，描述了該控制系統的功能。該設計采用VHDL語言進行編程，以QUARTUSⅡ軟件為開發平臺，對本設計進行了仿真，并使用JTAG將程序代碼下載到實驗板上進行了硬件驗證。
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JTAG 電梯控制器 FPGA
- 介紹了一種基于FPGA的水聲信號數據采集與存儲系統的設計與實現,給出了系統的總體方案,并對各部分硬件和軟件的設計進行了詳細描述。系統以FPGA作為數據的控制處理核心,以存儲容量達2 GB的大容量NAND型Flash作為存儲介質。該系統主要由數據采集模塊、數據存儲模塊和RS-232串行通信模塊組成,具有穩定可靠、體積小、功耗低、存儲容量大等特點,實驗證明該系統滿足設計要求。
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數據采集 Flash FPGA
- 在交流伺服驅動系統概念的基礎上，提出了基于ACTEL現場可編程邏輯器件APA300的光電編碼器與光柵尺信號處理電路設計原理，該電路由4倍頻細分、辨向電路、計數電路組成，信號處理模塊通過VHDL語言實現。
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交流伺服系統 VHDL FPGA 光柵尺信號處理
- 針對主飛行顯示儀對圖形處理和顯示的苛刻要求，采用基于儀器總線和擴展總線的高速陣列信號處理板的設計模式，提出了一種基于硬件加速的PFD圖形顯示設計方法。該方法實現了圖形分層雙緩存交替切換、圖形填充、圖形合成和多通道DMA像素引擎，提高了PFD圖形生成和顯示的實時性和可靠性。實踐證明，該設計顯著解決了PFD圖形顯示系統中的速度瓶頸。
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圖形處理 圖形合成 FPGA
- intevac是商用和軍用市場光學產品的前沿開發商。本文介紹該公司nightvista嵌入式電子系統的開發，該產品是高性能超低亮度緊湊型攝像機。該攝像機最初采用了流行的數字信號處理器、幾個assp和外部存儲器件。系統對性能的需求越來越高，工程師團隊決定試驗一種替代方案——在可編程邏輯中實現可配置軟核處理器。
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圖像處理 NIOS FPGA
- 圍繞小衛星體積小、重量輕和價格低廉的特點，一個多CPU共享內存的系統（CPU仍然采用有相應宇航級器件的8086）將是比較合適的選擇。同時為了提高共享內存的數據通信帶寬，使其不成為整個系統的瓶頸，本文提出了一個用ASIC設計一個共享總線開關網絡（簡稱SBSN，下同），組合成Omega網絡的方案，以消除對某一組內存的總線競爭，實現多CPU對共享分組存儲系統的低位交叉并行訪問。
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并行存儲器 多CPU共享內存 FPGA
- 多加數的加法器是FPGA的一個比較常見的應用。仿真對比了其三種實現方案的性能和所消耗資源，得出進位保留加法陣列是首選方案。針對進位保留加法陣列實現的復雜性給出了一個加法陣列的HDL代碼生成器，極大地簡化了加法陣列的設計工作。
- 關鍵字：
HDL代碼生成器 加法器 FPGA
- 本文就調試FPGA系統時遇到的問題及有助于提高調試效率的方法，針對Altera和Xilinx的FPGA調試提供了最新的方法和工具。
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邏輯分析儀 測試內核 FPGA
- 提出了基于FPGA對IDE硬盤數據進行AES加解密的方法。對算法進行了改進和優化，以降低加解密過程對IDE硬盤數據傳輸速度的影響。
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AES加解密 IDE FPGA
- 對新分組密碼算法SMS4進行了FPGA實現。所設計的SMS4算法的IP核主要包括具有加解密功能的非流水線式數據通路和實時產生子密鑰的密鑰擴展模塊，并且支持電子密碼本(ECB)和分組鏈接(CBC)兩種工作模式。提出了一種不含密鑰初始化的運行模式，使解密吞吐率提高近一倍。
- 關鍵字：
分組密碼 IP核 FPGA
- 介紹了應用VHDL技術設計嵌入式全數字鎖相環路的方法。詳細敘述了其工作原理和設計思想，并用可編程邏輯器件FPGA予以實現。
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VHDL 數字鎖相環 FPGA
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