- 如果不考慮功率問題，會導致器件性能低于預期，進而使得器件良率下降。此外，較高的功耗會要求在溫度管理方面采取更多的系統級措施。總而言之，這些功率問題正在造成SoC和系統成本的增加。在SoC設計流程中進行功耗管理，能夠有效控制這些成本。
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功率管理 功耗分析 SoC
- 當創建一個 DSP 算法的數學模型時，MATLAB 是天然之選，且出于硬件考慮，可以無阻礙地使用。將一個算法轉換為在 FPGA 上實現的定點模型是一個復雜的、可從 AccelDSP Synthesis 綜合工具提供的自動化、加速和可視化功能中大大受益的過程。
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DSP算法 matlab FPGA
- 作為SoC在移動通信控制的分支，移動操作SoC和一般的SoC在設計上是相似的。作為一個系統的核心，SoC要完成運行、操作或控制功能，必須有相應的組件配合。而多數組件，尤其是外部組件在SoC內都要有一個對應的控制器。所以，為了實現應用對象操作，SoC要設計相當數量的組件控制器。組件控制器的設計，對SoC而言就是一些IP（Intellectual Property）組件的設計。由于可編程器件PLD具有簡單易學、修改方便的特點，常常被用來作為設計IP組件的硬件支撐。
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SoC 移動計算 無線通信
- 本節旨在通過給定的工程實例——“蜂鳴器播放梁祝音樂”來熟悉Altera Quartus II軟件的基本操作、設計、編譯及仿真流程。同時使用基于Altera FPGA的開發板將該實例進行下載驗證，完成工程設計的硬件實現，熟悉Altera FPGA開發板的使用及配置方式。
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Cyclone Altera FPGA QuartusII FPGA最小系統
- 預制與定制FPGA式原型板加入協同仿真(co-emulatiON and co-simulation)功能，能夠提供高速、高能見度平臺，實現SoC的快速、早期驗證。
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硬件輔助驗證 SoC 硬件仿真
- 本文討論電子系統級(ESL)設計和驗證方法學在系統級芯片(SoC)設計中的應用。ESL設計是能夠讓SoC設計工程師以緊密耦合方式開發、優化和驗證復雜系統架構和嵌入式軟件的一套方法學，它還提供下游寄存器傳輸級(RTL)實現的驗證基礎。已有許多世界領先的系統和半導體公司采用ESL設計。他們利用ESL開發具有豐富軟件的多處理器器件，這些器件為創新終端產品獲得成功提供必需的先進功能性和高性能。
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架構師視圖 時序捕獲 SoC
- 結合FPGA和Linux雙方優勢，可以很好地滿足嵌入式系統設計需求，量體裁衣，去除冗余。本文給出了一種基于Xilinx FPGA的嵌入式Linux操作系統解決方案。
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操作系統加載 Linux FPGA
- 實際的工程中，純粹單時鐘系統設計的情況很少，特別是設計模塊與外圍芯片的通信中，跨時鐘域的情況經常不可避免。如果對跨時鐘域帶來的亞穩態、采樣丟失、潛在邏輯錯誤等等一系列問題處理不當，將導致系統無法運行。本文總結出了幾種同步策略來解決跨時鐘域問題。
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跨時鐘域 同步時序 FPGA
- SPI(Serial Peripheral Interface，串行外圍設備接口)是一種高速、全雙工、同步的通信總線，在芯片的引腳上只占用4根線，不僅節約了芯片的引腳，同時在PCB的布局上還節省空間。正是出于這種簡單、易用的特性，現在越來越多的芯片集成了這種通信協議。
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復用編程 SPIFlash FPGA
- 提出一種基于IEC61850和SoPC的數字化變電站計量儀表設計方案。在DE2—70開發板的基礎上，首先依據IEC61850標準對數字化變電站計量儀表進行了總體設計；其次對基于FPGA的電量參數算法進行了研究；最后完成了光纖通信電路、快速以太網接口電路、雙軟核SoPC系統等硬件電路的設計。基于FPGA的數字化變電站計量儀表設計方案具有設計
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數字化變電站 SOPC FPGA
- 采用Altera公司的Cyclone系列EPlC3T144C8作為控制芯片，QuartusⅡ為軟件平臺，用硬件描速語言設計了一個具有變頻采樣時鐘和16路采樣通道，基于VGA顯示的邏輯分析僅．該設計方案利用FPGA內部的M4K決作為移位寄存器不斷地進行讀進數據的方式，提高了工作速度、性能穩定性以及分析的范圍和質量。該邏輯分析儀實現簡單，價格低，具有較高的使用價值。
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采樣模式 邏輯分析儀 FPGA
- 根據電阻抗斷層成像技術要求，設計了以Spartan3E系列XC3S500E FPGA為核心的16電極生物電阻抗成像系統，系統嵌入8 bit微處理器PicoBlaze實現邏輯控制并產生激勵信號實現高速A/D采集及實現數字解調，通過RS232將采集數據傳輸到PC機，重建人體內部的電阻率分布或其變化圖像。為廣泛應用研究電阻抗斷層成像技術提供一種
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Spartan3E 生物電阻抗成像系統 FPGA
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