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使用Verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器

介紹了SDRAM的特點(diǎn)和工作原理，提出了一種基于FPGA的SDRAM控制器的設(shè)計(jì)方法，使用該方法實(shí)現(xiàn)的控制器可非常方便地對(duì)SDRAM進(jìn)行控制。
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2005年，SEED迎來十年華誕

　　2005年，SEED迎來十年華誕，各界朋友歡聚一堂，共同見證SEED十年成就。
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基于FPGA的毫米波多目標(biāo)信號(hào)形成技術(shù)的研究

毫米波多目標(biāo)信號(hào)發(fā)生器通過模擬的方法產(chǎn)生多種類型高精度的雷達(dá)多目標(biāo)回波信號(hào)，在實(shí)際雷達(dá)系統(tǒng)前端不具備的條件下對(duì)雷達(dá)系統(tǒng)后級(jí)進(jìn)行調(diào)試，便于制導(dǎo)武器的性能測(cè)試，大大加快新武器的研制進(jìn)程。毫米波多目標(biāo)信號(hào)產(chǎn)生的關(guān)鍵是要求回波信號(hào)距離分辨率極高，常規(guī)的多目標(biāo)信號(hào)產(chǎn)生方法如使用數(shù)字延時(shí)線產(chǎn)生多目標(biāo)之間的延時(shí)，其控制不靈活，并且有些延時(shí)線需要接ECL電源，使用不方便也增加了設(shè)計(jì)的復(fù)雜度。使用分立元件實(shí)現(xiàn)延時(shí)則使電路元件過多，電路的穩(wěn)定性及延時(shí)的精確性也會(huì)大大降低。本文介紹一種新的產(chǎn)生毫米波雷達(dá)模擬器的多目標(biāo)信號(hào)的方法
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FPGA 設(shè)計(jì)的四種常用思想與技巧

　　本文討論的四種常用FPGA/CPLD設(shè)計(jì)思想與技巧：乒乓操作、串并轉(zhuǎn)換、流水線操作、數(shù)據(jù)接口同步化，都是FPGA/CPLD 邏輯設(shè)計(jì)的內(nèi)在規(guī)律的體現(xiàn)，合理地采用這些設(shè)計(jì)思想能在FPGA/CPLD設(shè)計(jì)工作種取得事半功倍的效果。　　FPGA/CPLD的設(shè)計(jì)思想與技巧是一個(gè)非常大的話題，由于篇幅所限，本文僅介紹一些常用的設(shè)計(jì)思想與技巧，包括乒乓球操作、串并轉(zhuǎn)換、流水線操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意，如果能有意識(shí)地利用這些原則指導(dǎo)日后的設(shè)計(jì)工作，將取得事半功倍的效果！乒乓操作
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大型設(shè)計(jì)中FPGA的多時(shí)鐘策略

　　利用FPGA 實(shí)現(xiàn)大型設(shè)計(jì)時(shí)，可能需要FPGA 具有以多個(gè)時(shí)鐘運(yùn)行的多重?cái)?shù)據(jù)通路，這種多時(shí)鐘FPGA 設(shè)計(jì)必須特別小心，需要注意最大時(shí)鐘速率、抖動(dòng)、最大時(shí)鐘數(shù)、異步時(shí)鐘設(shè)計(jì)和時(shí)鐘/數(shù)據(jù)關(guān)系。設(shè)計(jì)過程中最重要的一步是確定要用多少個(gè)不同的時(shí)鐘，以及如何進(jìn)行布線，本文將對(duì)這些設(shè)計(jì)策略深入闡述。　　FPGA 設(shè)計(jì)的第一步是決定需要什么樣的時(shí)鐘速率，設(shè)計(jì)中最快的時(shí)鐘將確定FPGA 必須能處理的時(shí)鐘速率。最快時(shí)鐘速率由設(shè)計(jì)中兩個(gè)觸發(fā)器之間一個(gè)信號(hào)的傳輸時(shí)間P 來決定，如果P 大于時(shí)鐘周期T，則當(dāng)信號(hào)在一個(gè)觸發(fā)
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自適應(yīng)算術(shù)編碼的FPGA實(shí)現(xiàn)

　　算術(shù)編碼是一種無失真的編碼方法，能有效地壓縮信源冗余度，屬于熵編碼的一種。算術(shù)編碼的一個(gè)重要特點(diǎn)就是可以按分?jǐn)?shù)比特逼近信源熵，突破了Haffman編碼每個(gè)符號(hào)只不過能按整數(shù)個(gè)比特逼近信源熵的限制。對(duì)信源進(jìn)行算術(shù)編碼，往往需要兩個(gè)過程，第一個(gè)過程是建立信源概率表，第二個(gè)過程是對(duì)信源發(fā)出的符號(hào)序列進(jìn)行掃描編碼。而自適應(yīng)算術(shù)編碼在對(duì)符號(hào)序列進(jìn)行掃描的過程中，可一次完成上述兩個(gè)過程，即根據(jù)恰當(dāng)?shù)母怕使烙?jì)模型和當(dāng)前符號(hào)序列中各符號(hào)出現(xiàn)的頻率，自適應(yīng)地調(diào)整各符號(hào)的概率估計(jì)值，同時(shí)完成編碼。盡管從編碼效率上看不如已
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HDLC控制協(xié)議的FPGA設(shè)計(jì)與實(shí)現(xiàn)

設(shè)計(jì)了一種基于ＦＰＧＡ的ＨＤＬＣ協(xié)議控制系統(tǒng)?該系統(tǒng)可有效利用ＦＰＧＡ片內(nèi)硬件資源，無需外圍電路，高度集成且操作簡(jiǎn)單。重點(diǎn)對(duì)協(xié)議的ＣＲＣ校驗(yàn)及“０”比特插入模塊進(jìn)行了介紹，給出了相應(yīng)的ＶＨＤＬ代碼及功能仿真波形圖。
關(guān)鍵字： HDLC FPGA 控制協(xié)議

基于FPGA和USB的高速數(shù)據(jù)傳輸、記錄及顯示系統(tǒng)

提出了一種基于FPGA和USB的高速數(shù)據(jù)傳輸、記錄及顯示系統(tǒng)的設(shè)計(jì)方案，并對(duì)其中的低電壓差分信號(hào)（LVDS）傳輸方式、FPGA功能模塊以及USB傳輸模塊等進(jìn)行了介紹。
關(guān)鍵字： FPGA USB 高速數(shù)據(jù)傳輸記錄

2005年，SEED獲得法國(guó)ATEME公司中國(guó)區(qū)總代理資格

　　2005年，獲得法國(guó)ATEME公司中國(guó)區(qū)總代理資格。
關(guān)鍵字： SEED DSP

基于FPGA的數(shù)字復(fù)接系統(tǒng)幀同步器設(shè)計(jì)與實(shí)現(xiàn)

介紹了應(yīng)用ＦＰＧＡ技術(shù)進(jìn)行幀同步器設(shè)計(jì)的實(shí)現(xiàn)原理、系統(tǒng)框圖及設(shè)計(jì)中需要注意的問題，給出了用ＶＨＤＬ描述的幾個(gè)模塊的源代碼。
關(guān)鍵字： FPGA 數(shù)字復(fù)接系統(tǒng) 幀同步器

熱敏打印機(jī)與高速數(shù)字處理器DSP的接口應(yīng)用

分析了儀器儀表領(lǐng)域的發(fā)展趨勢(shì)，詳細(xì)介紹了微型熱敏打印機(jī)的工作原理及應(yīng)用,給出了熱敏打印機(jī)同DSP的簡(jiǎn)單接口方法以及相應(yīng)的打印機(jī)初始化程序。
關(guān)鍵字： DSP 接口應(yīng)用處理器數(shù)字打印機(jī) 高速熱敏

數(shù)字視頻與圖像處理技術(shù)研討會(huì)

人類在認(rèn)識(shí)、改造自然的過程中，80%的信息來自于視頻、圖像和文字。二十一世紀(jì)，數(shù)字視頻、圖像處理技術(shù)理所當(dāng)然地成為數(shù)字化時(shí)代的核心技術(shù)之一。隨著數(shù)字視頻處理算法技術(shù)及網(wǎng)絡(luò)技術(shù)的發(fā)展，數(shù)字視頻與圖像已越來越廣泛地應(yīng)用于視頻通訊、視頻監(jiān)控、視頻廣播（HDTV、IPTV）等領(lǐng)域，相關(guān)產(chǎn)品正以勢(shì)不可擋的姿勢(shì)迎面向我們撲來。美國(guó)德州儀器公司（TI）推出的數(shù)字多媒體處理平臺(tái)：DM642平臺(tái)，達(dá)芬奇（Davinci）平臺(tái)等對(duì)這種熱點(diǎn)趨勢(shì)起到了推波助瀾作用。利用這些平臺(tái)及當(dāng)今世界上先進(jìn)的H.264、WM9等先進(jìn)的圖像算法
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2005年，SEED杭州辦事處成立

　　2005年，杭州辦事處成立，SEED繼續(xù)保持在該地區(qū)發(fā)展的良好態(tài)勢(shì)。
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基于C的設(shè)計(jì)方式簡(jiǎn)化FPGA/協(xié)處理器混合平臺(tái)軟硬件協(xié)同設(shè)計(jì)

基于C的設(shè)計(jì)方式簡(jiǎn)化FPGA/協(xié)處理器混合平臺(tái)軟硬件協(xié)同設(shè)計(jì) 在最近幾年中日益流行在高性能嵌入式應(yīng)用中使用現(xiàn)場(chǎng)可編程門陣列（FPGA）。FPGA已經(jīng)被證明有能力處理各種不同的任務(wù)，從相對(duì)簡(jiǎn)單的控制功能到更加復(fù)雜的算法操作。雖然FPGA在某些功能上比設(shè)計(jì)專用ASIC硬件具有時(shí)間和成本上的優(yōu)勢(shì)，但在面向軟件應(yīng)用中FPGA比傳統(tǒng)處理器和DSP的優(yōu)勢(shì)并沒有體現(xiàn)出來。這很大程度上是由于過去割裂了硬件和軟件開發(fā)工具和方法之間的關(guān)系。　　然而最近FPGA在面向軟件設(shè)計(jì)工具方面的發(fā)展，及器件容量的持續(xù)增
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DSP把示波器性能帶入新水平

DSP把示波器性能帶入新水平幾十年來，實(shí)時(shí)示波器一直是電子器件設(shè)計(jì)和研發(fā)應(yīng)用的中流砥柱。基于示波器的測(cè)量一直為航空和高清電視、蜂窩網(wǎng)絡(luò)和筆記本電腦提供支持。示波器性能正不斷提高，以迎接帶寬和精度挑戰(zhàn)。但是，這些挑戰(zhàn)正變得越來越難以解決。在理想情況下，測(cè)量?jī)x器的帶寬應(yīng)該超過被觀察的目標(biāo)設(shè)備的帶寬。但是，示波器性能的基本指標(biāo) – 模擬帶寬與數(shù)字網(wǎng)絡(luò)交換單元一樣，受到各種技術(shù)的限制。這兩種平臺(tái)都使用速度最快的半導(dǎo)體
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