Synopsys推出Synphony高層次綜合

　　來自單一模型的高層次綜合

　　Synphony HLS引擎能夠為ASIC、FPGA、快速原型或虛擬平臺綜合優化的架構，同時通過各級別的實施流程保持驗證的連貫性。考慮到用戶指定的目標和架構限制，通過在語言和模型邊界(包括M語言和IP模塊)以及整個設計層次上應用排線、編制和約束優化，HLS引擎能夠在多層級上進行自動優化。

　　Synphony HLS用于ASIC設計

　　Synphony HLS具備新的先進的時序評估功能，在給定的ASIC技術下，能夠自動地利用Design Compiler獲取自動排線和快速時序收斂過程中所需的精確信息。

　　Synphony HLS用于FPGA設計

　　Synphony HLS還可為廣泛的FPGA產品系列(Actel, Altera, Lattice, 和Xilinx)提供先進的時序和特定器件優化。這包括在當今FPGA器件中，硬件乘法器、存儲器、移位寄存器和其他高級硬件資源的優化映射。

　　Synphony HLS用于快速原型

　　利用Synphony HLS和Synopsys技術領先的Confirma快速原型解決方案，設計團隊能夠快速地將他們的設計在流片前搭建出原型，并在設計周期的更早期開始高性能算法驗證和軟件開發。

　　用于更早期軟件開發和更快系統驗證的C-Output

　　通過將C模型創建成開發流程中的自然副產品，Synphony HLS補充了C/C++實施、驗證和嵌入式軟件開發流程。Synphony HLS生成定點ANSI-C模型，可用于各種系統仿真環境和虛擬平臺，包括Synopsys的Innovator、System Studio、VCS 和 SystemC 流程。從而Synphony HLS確保了在設計周期的更早期開始基于C的核查和驗證。

　　“迄今為止，還沒有一種能夠在抽象層級上自動獲取連貫驗證流程的方法，也沒有用非常流行的M語言實現的具備優化輸出的實現流程。”Synopsys 副總裁兼Synplicity 事業部總經理，Gary Meyers說：“有了Synphony HLS，我們能夠為系統和軟件驗證提供一種比競爭對手更快和更可靠的方法。結合Synopsys技術領先的系統原型和硬件輔助驗證解決方案，設計團隊們能夠更加經濟和更加可靠地設計和驗證他們復雜的芯片和軟件。”