克服FPGA I/O引腳分配挑戰(08-100)

　　你可以在沒有設計網表的情況下使用PinAhead來嘗試器件資源，或者直接開始I/O引腳規劃流程。 封裝引腳視圖(“Package Pins” view)根據器件數據表列出了器件封裝技術參數，因此大多數情況下在進行引腳配置時都不再需要去參考器件數據手冊。 封裝引腳視圖以列表形式對I/O組(bank)進行了分類，因此可以同時在器件和封裝視圖中交叉選擇和高亮顯示I/O組。 視頻清晰顯示出物理引腳位置和裸片中的I/O盤的關系，從而簡化了I/O組的優化選擇。 封裝引腳視頻還顯示了I/O組中每一引腳的信息。

　　你可以利用PinAhead接口從頭開始創建I/O端口，也可以從CSV格式數據表、HDL源文件頭或綜合后的網絡和UCF格式約束文件中導入I/O端口。 I/O端口視圖(“I/O Ports” view)顯示出設計中定義的所有I/O端口信號，總線文件夾則顯示分組的總線和差分對信號。

　　你可以按不同方式對封裝引腳和I/O端口視圖進行排序。 可以切換列表視圖顯示基于分類的列表或全部列表，或者點擊鼠標對封裝引腳視圖進行排序，顯示所有可用的全局時鐘或地區時鐘引腳。 同時還可以將信息導出到CSV格式數據表，做為引腳配置的出發點。

　　PinAhead還提供了一個界面，支持有選擇地禁止PinAhead將I/O端口分配給某些I/O引腳、I/O引腳組或I/O組。 可以在封裝引腳、器件或封裝視圖中選擇和禁止引腳。 例如，你可以對封裝引腳視圖(Package Pins view)排序并禁止所有VREF引腳。

　　PinAhead允許將相關的I/O端口和總線組合為“接口”(interface)。 這樣組合使你可以將相關I/O端口做為單個實體處理，從而簡化了I/O端口管理和分配任務。 接口組合功能可以更容易地可視化顯示和管理與特定邏輯接口相關聯的所有信號。

　　可方便地在設計間拷貝接口，或者利用接口組合生成特定接口的PCB原理圖符號。 組合后的接口在I/O端口視圖中以可擴展文件夾的形式出現，通過在視圖中選擇I/O端口并將其拖動到接口文件夾，可以將額外的I/O端口添加到接口組合中。

　　當創建I/O端口時，可將其分配到封裝引腳或I/O盤(pad)。 在此之前，最好先檢查一下I/O端口的最初PCB互連草圖并與PCB設計人員協商，了解布放不同I/O端口接口的相關位置和其它需考慮的因素。 適當的總線順序和邊緣距離有PCB布線非常有幫助，可以大大節約設計時間。

　　通過將單個引腳、總線和接口拖動到器件或封裝視圖，可以將它們分配到I/O引腳。 利用不同的分配模式，可以將引腳組分配給選定的I/O引腳。 可用的模式包括“Place I/O Ports in an I/O Bank,” “Place I/O Ports in Area,” 以及 “Place I/O Ports Sequentially.”。

　　每種模式提供了將I/O端口分配到引腳的不同分配方式。 利用這些模式，可以通過鼠標光標處彈出的窗口了解你所分配的端口數量信息。 直到分配了所有選定I/O端口之前，這一模式一直保持。

　　器件視圖(Device view)以圖形方式顯示所有時鐘區域和時鐘相關的邏輯對象，從而使時鐘相關的I/O分配更容易、更直觀。 選擇一個時鐘區將會顯示所有I/O組、時鐘相關的資源以及與其相關的器件資源。

　　PlanAhead軟件試圖保證你在引腳分配時始終符合規則。 在你的指引下，PlanAhead工具將差分以端口分配給適當的引腳對。 當交互式指定I/O端口時，工具會運行規則檢查(DRC)來保證布局是合乎規則的。

　　工具缺省設置運行在交互DRC模式，當然你也可以選擇關閉這一模式。 工具會檢查電壓沖突、VREF引腳或I/O標準沖突，以及位于GT器件附近的噪聲敏感引腳。 當發現錯誤或問題時，工具會顯示一條提示信息(Tooltip)，告訴你為什么不能夠將某個I/O端口分配給特定的引腳。

　　通過激活 PinAhead的 “Autoplace”命令，還可以讓其自動分配所有或任何選擇的I/O端口到封裝引腳。 Autoplace命令將會遵守所有I/O標準和差分對規則，并正確布署全局時鐘引腳。 該命令還會嘗試盡量將I/O端口組合為接口(interface)。

　　器件視圖(Device view)以圖形方式顯示所有時鐘區域和時鐘相關的邏輯對象，從而使時鐘相關的I/O分配更容易、更直觀。 選擇一個時鐘區將會顯示所有I/O組、時鐘相關的資源以及與其相關的器件資源。 通過可用資源與其物理關系的探索，區域時鐘規劃過程變得更容易。