SDRAM接口的VHDL設(shè)計
作者：清華大學(xué)電子工程系 沙燕萍 曾烈光
時間：2008-06-13
來源：電子技術(shù)應(yīng)用
收藏
加入技術(shù)交流群
掃碼加入
和技術(shù)大咖面對面交流
海量資料庫查詢
3.2 SDRAM寫操作時序設(shè)計
本文引用地址：http://www.104case.com/article/84168.htm當數(shù)據(jù)轉(zhuǎn)移方向為從雙口RAM到SDRAM時，如果SDRAM寫操作行地址未發(fā)生變化，可以滿足每時鐘周期寫入一次數(shù)據(jù)的高速操作。但是當SDRAM行地址發(fā)生變化時，必須返回預(yù)充狀態(tài)，由于從SDRAM的寫命令輸入到SDRAM數(shù)據(jù)輸入之間沒有延時，所以判斷下一寫操作的行 地址是否發(fā)生變化無需提前判斷，因此寫操作狀態(tài)轉(zhuǎn)移圖比讀操作部分簡單。寫操作部分的狀態(tài)轉(zhuǎn)移圖如圖３所示。
在所設(shè)計的讀、寫操作時序中，SDRAM地址、數(shù)據(jù)、控制信號和RAM部分的地址、數(shù)據(jù)、讀寫控制信號均由有限狀態(tài)機產(chǎn)生，因此在狀態(tài)轉(zhuǎn)移過程中還必須仔細考慮RAM部分輸出控制信號的時序關(guān)系。
４ VHDL實現(xiàn)
硬件描述語言VHDL(Very=high Speed IC HARDWARE DESCRIPTION Language)是一種應(yīng)用于電路設(shè)計的高層次描述語言，具有行為級、寄存器傳輸級和門級等多層次描述，并且具有簡單、易讀、易修改和與工
評論