數(shù)字IC設計平臺的最新軟件版本

CADENCE發(fā)布了Cadence Encounter 數(shù)字IC設計平臺的最新軟件版本，增加了業(yè)內(nèi)領先的功能特性，包括全芯片優(yōu)化、面向65納米及以下工藝的超大規(guī)?；旌闲盘栐O計支持，具有對角布線能力的Encounter X Interconnect Option，以及之前已經(jīng)公布支持的基于Si2通用功率格式（CPF）1.0版本的低功耗設計。新平臺提供了L、XL和GXL三種配置，為先進半導體設計提供更佳的易用性，更短的設計時間以及更高的性能。

“最新版本Encounter平臺的發(fā)布對于STARC成員來說是一次重大發(fā)展，因為它用一種全面、高效的方法解決了低功耗設計和生產(chǎn)制造中的核心問題?！盨TARC副總裁兼總經(jīng)理Nubuyuki Nishiguchi說，“這種集成的、貫穿前端至后端的方法為頂尖的設計師們創(chuàng)造了巨大的價值?！?

最新版本Encounter平臺的一個關鍵功能就是支持基于Si2的 CPF 1.0標準的Cadence 低功耗解決方案。Cadence 低功耗解決方案提供了完整的設計流程，覆蓋邏輯設計、驗證和物理實現(xiàn)。CPF是一種業(yè)界標準格式，用于指定整個設計流程的節(jié)電技  
術——能夠讓團隊共享和復用低功耗信息。

此外，最新版本的Encounter平臺提供了前所未有的可制造性設計（DFM）支持、成品率優(yōu)化、面向光刻的布線、使用新總線布線能力的混合信號設計，以及運用 Virtuoso® UltraSim 全芯片模擬器的關鍵路徑模擬等新特性。該平臺還支持全新的面向功耗的自動宏布局，和同步多態(tài)多角(MMMC)的時序分析和優(yōu)化等特性。Encounter X Interconnect Option則提供了更高的芯片質量（時序、功耗、性能要求）并節(jié)約了成本。

“我們將繼續(xù)對Encounter平臺進行重大改進，以在先進低功耗和45/65納米設計上繼續(xù)保持業(yè)界領先地位。最新的研發(fā)成果將會讓大多數(shù)先進IC設計直接受益。”CadenceIC數(shù)字及低功耗推進部全球副總裁徐季平博士表示，“該版本將多項重大技術突破——如全局先進低功耗設計、DFM、Encounter X Interconnect Option和混合信號設計等，囊括于一個高度集成的設計環(huán)境之中。”