FIR濾波器設計方案匯總，包括FPGA、DSP、MATLAB等架構

　　FIR濾波器，有限長單位沖激響應濾波器，又稱為非遞歸型濾波器，是數字信號處理系統中最基本的元件，它可以在保證任意幅頻特性的同時具有嚴格的線性相頻特性，同時其單位抽樣響應是有限長的，因而濾波器是穩定的系統。因此，FIR濾波器在通信、圖像處理、模式識別等領域都有著廣泛的應用。本文著重介紹基于不同結構的FIR濾波器的設計方案，供大家參考。

　　基于FPGA 的FIR 數字濾波器設計方案

　　基于FPGA分布式算法的低通FIR濾波器的設計與實現

　　二維FIR濾波器的FPGA實現

　　基于XC2V1000型FPGA的FIR抽取濾波器的設計

　　基于FPGA的FIR數字濾波器設計與仿真

　　基于FPGA的FIR濾波器的誤差分析

　　FPGA既具有門陣列的高邏輯密度和高可靠性，又具有可編程邏輯器件的用戶可編程特性，可以減少系統設計和維護的風險，降低產品成本，縮短設計周期。FIR數字濾波器在數字信號處理的過程中有很好的線性相位和穩定性，被廣泛應用于音頻處理、語音處理、信息系統等各種系統中。隨著現代電子技術及EDA技術的發展，特別是可編程邏輯電路的發展，FIR數字濾波器的實現將變得更具有靈活性和實時性。

　　基于IP核的FIR低通濾波器的設計與實現

　　FIR 濾波器的設計與FPGA 高速實現一直是信號處理領域研究的熱點，本文利用FIR 有限沖擊響應濾波器IP 核，設計了截止頻率為500Hz 的FIR 低通濾波器，在Simulink 中建立了仿真模型并進行了仿真。最終在EP2C35F672C8 型號FPGA 上得到了最高響應頻率為151.88MHz 的高速FIR 低通濾波器。設計效率和濾波器性能得到了極大的提高。

　　基于VerilogHDL的FIR數字濾波器設計與仿真

　　利用Verilog HDL 設計數字濾波器的最大優點就是可使設計更加靈活。比較硬件電路圖設計, Verilog HDL 語言設計的參數可以很容易在Verilog 程序中更改, 通過綜合工具的簡化和綜合即可以得到電路圖, 其效率要高出利用卡諾圖進行人工設計許多。而且編譯過程也非常簡單高效。優秀編碼風格能夠在綜合過程中節省芯片使用的單元, 從而降低設計成本。

　　Matlab輔助DSP設計FIR數字濾波器

　　本文只是利用Matlab輔助DSP實現了一個簡單的FIR低通濾波器，并在TMS320C6713 DSK上成功運行。還可以利用Matlab輔助DSP來實現比較復雜的諸如語音處理、通信、圖像處理等方面的程序開發，可以大大縮短DSP 應用程序的開發時間，提高設計效率，這也是以后DSP設計的一個趨勢。

　　用DSP實現FIR數字濾波器

　　FIR濾波器具有幅度特性可隨意設計、線性相位特性可嚴格精確保證等優點，因此在要求相位線性信道的現代電子系統，如圖像處理、數據傳輸等波形傳遞系統中，具有很大吸引力。本文簡單介紹了其線性相位條件和設計方法，并且提供了一種用DSP實現的方法。

　　用頻率采樣法設計FIR濾波器

　　本文主要探討用頻率采樣法設計FIR數字濾波器的相關問題，主要包括設計原理、性能分析、線性相位條件及設計中應注意的問題等幾個方面。

　　基于SoPC的FIR濾波器設計與實現

　　本文基于SoPC數字濾波器的設計與實現，不僅利用Matlab中的Simulink與Alterl DSP Builder工具確定FIR濾波器系數，不用編程，只需簡單的設置，而且通過VHDL層次化設計方法，同時使FPGA與單片機相結合，采用C51及VHDL語言模塊化設計思想進行優化編程。