一種適用于射頻集成電路的抗擊穿LDMOS設計

LDMOS (Lateral Diffused MetalOxide Semicon-ductor Transistor)以其高功率增益、高效率及低成本等優點，被廣泛應用于移動通信基站、雷達、導航等領域。射頻大功率LDMOS由于具有P、L波段以 上的工作頻率和高的性價比，已成為3G手機基站射頻放大器的首選器件。

隨著IC集成度的提高及器件特征尺寸的減小，柵氧化層厚度越來越薄，其柵的耐壓能力顯著下降，擊穿電壓是射頻LDMOS器件可靠性的一個重要參數，它不僅決定了其輸出功率，它還決定了器件的耐壓能力，因此必須要采取措施以提高器件的擊穿電壓。

本文將在基本LDMOS的基礎上，通過器件結構的改進來提高LDMOS的抗擊穿能力。

1 LDMOS耐壓特性
如圖1所示，LDMOS最主要的結構特點是采用雙擴散技術，在同一窗口進行磷擴散，溝道長度由兩種擴散的橫向結深決定。LDMOS中產生的擊穿形式有柵絕緣層擊穿和漏源擊穿。

LDMOS高壓器件是多子導電器件，由于漂移區將漏區與溝道隔離，Vds絕大部分降落在漂移區上，基本上沒有溝道調制，所以當Vds增大時，輸出電阻不下降。并且柵電極和漏區不重迭，從而提高了漏源擊穿電壓。

影響LDMOS耐壓性能的因素很多，本文將從埋層、漂移區摻雜濃度、襯底摻雜濃度3方面進行分析各參數對其耐壓性能的影響。

1．1 影響LDMOS耐壓性能的主要參數
1．1．1 埋層
在P襯底用離子注入法注入N型埋藏層(NBL)，一方面，NBL與P襯底以及N+摻雜區形成寄生三極管，當有電壓加在LDMOS器件的 漏極時，可利用寄生三極管形成電流放電路徑，并且添加的N型埋層可以增加雜質的摻雜濃度，減小其內部電阻，從而更利于釋放電流。另一方面，NBL可以降低 溝道附近的等位線曲率提高擊穿電壓，其電中性作用使漂移區的優化濃度提高，導通電阻降低，改善了漏極擊穿特性。

1．1．2 漂移區摻雜濃度
漂移區是LDMOS和MOS器件結構的主要差異之一，也正是由于低摻雜漂移區的存在使LDMOS擊穿電壓比傳統MOS高很多。漂移區長 度、深度和濃度對擊穿電壓的影響很大，一般說來，漂移區長度越長，LDMOS擊穿電壓越高，但是當漂移區長度增加到一定值時，其擊穿電壓隨著漂移區長度的 變化逐漸變緩。擊穿電壓隨漂移區濃度的增大先增大后減小。

1．1．3 襯底摻雜濃度
襯底摻雜濃度的大小對擊穿電壓影響較大。由于pn結一邊或者兩邊摻雜濃度較低時，雪崩擊穿是pn結主要的擊穿機制，LDMOS的一次擊 穿是主要集中在漏極處的雪崩擊穿，在一定范嗣內，襯底濃度越小，與漏極形成的反向PN結的勢壘寬度越寬，碰撞倍增次數越多，雪崩擊穿也就越容易發生，擊穿 電壓就越低。

1．2 提高LDMOS擊穿電壓現有的技術
目前，利用器件結構上的改進，進而提高LDMOS擊穿電壓的方法主要有：RESURF技術、漂移區變摻雜、加電阻場極板、內場限環等技術。

RESURF技術：其基本原理是選擇適當的漂移區摻雜濃度和厚度，控制漂移區表面的二維電場，使擊穿發生在體內從而達到高擊穿電壓的目的。通過降低漂移區 摻雜，在溝道和漂移區結的電場尚未達到臨界電場之前，利用P-襯底和N-漂移區的pn結將漂移區耗盡，增大了耗盡區邊界的曲率半徑，從而提高了擊穿電壓。

漂移區變摻雜：通過表面摻雜濃度的階梯變化，在漂移區中部引入新的電場峰值，提高漂移區中部電場，且較高的摻雜位于表面，降低導通電阻的同時改善表面電場分布。

加電阻場極板：在漂移區上方形成電阻場板，電阻場板產生均勻分布的垂直電場施加于漂移區中，與水平電場交疊，使漂移區電場分布也均勻化，降低了電場強度，從而提高了擊穿電壓。

內場限環技術：在N-漂移區中插入P型區域，在漂移區內形成內場限壞時，內場限壞耗盡區的電場與表面電場方向相反，增大了柵場耗盡區的有效曲率半徑，從而提高了器件耐壓。

總體而言，RESURF技術無需增加額外的工藝，但須對襯底摻雜濃度、N阱摻雜濃度和N阱的厚度以及區域進行控制，精確度要求較高。漂移區變摻雜技術和加 電阻場極板工藝步驟較復雜，不利于電路的集成。內場限環技術需受到漂移區寬度及深度的限制，一般適用于漂移區較深，且濃度較高的LDMOS器件中。

2 LDMOS抗擊穿設計
LDMOS器件的擊穿電壓主要集中在漏極處，此處的電場較集中，電場越集中，器件越容易擊穿，因此，為了提高器件的擊穿電壓，可減弱其電場強度。

LDMOS器件工作時，柵極的末端存在一個峰值電場，為了減小其表面電場強度，可在漂移區引入阱結構。圖3為具有阱結構的LDMOS結構圖，圖4為其相應的silvaco模擬仿真圖。