基于DSP Builder的VGA接口系統設計

狀態機設計

由VGA時序可設計有限狀態機來完成時序信號，以本設計@60Hz">1024×768@60Hz為例，對于行同步信號設計四個狀態，即行同步脈沖信號區(horsync)、后沿區(backporch)、數據區(video)以及前沿區(frontporch)。用計數器hcnt的值來區分各階段信號，最大記數值為1344。場同步信號也設計成如上四個狀態，當完成一行的掃描后場計數器vcnt開始計數，因此一場可以有多行。

VGADAC芯片及相應信號的生成

一般的VGADAC芯片需要輸入相應的驅動信號才能工作，包括時鐘信號、同步信號、有效顯示區信號等。系統所用DAC芯片為FMS3818，其信號包括時鐘與數據信號(RGB)輸入、控制信號輸入(sync與blankn)以及RGB信號DA輸出。行同步與場同步信號與經VGADAC產生的RGB數據信號一并輸出到VGA接口，驅動CRT顯示。在本設計中時鐘信號65MHz、同步信號為horsync與versync相與產生，有效顯示區信號為行與場的有效數據區信號相與產生。

一維矢量信號顯示方式

在二維的空間中顯示一維矢量信號，常規顯示方法可以是將一維信號從左至右顯示，如圖2(a)所示，就如在普通的示波器上觀察到的一樣。這樣，在VGA顯示時，一行掃過多個采樣點，需把要顯示的采樣點位置計算出來，當行信號掃過時，把采樣點的值賦給像素點，就完成了信號的顯示。而對于連續的一維信號，因為行頻比場頻高，圖2(b)的顯示方法更加合理。為此，將一維信號的時間軸映射到垂直方向上，幅值映射到水平方向上，當行掃描信號掃過一行時，映射一維信號的一個采樣點，即一行信號對應一個像素，當完成一行信號后接著回掃，開始掃下一行。一般情況下，場頻確定后，就可以根據一維信號的頻率確定出一場可以顯示的周期數，當完成一場信號后，在屏幕上就顯示一幀圖像。
在具體實現時，需要對一維正弦波信號的參數作兩點控制：控制正弦波的頻率，保證一行掃描對應一個采樣點;控制正弦波的幅度，將其控制在1024×768的有效顯示區域中。

對正弦波頻率來說，如果頻率太高，一行會掃到多個采樣點;如果頻率太低，一整屏無法顯示一個完整周期的信號。在本設計中，用一個較低的采樣時鐘控制正弦波的采樣，正弦波存放在一個查找表中。如果要在一屏中顯示n個周期的正弦信號，那么需要的采樣頻率fs=刷新率×n×查找表中一個周期的點數。

控制正弦波幅度即讓正弦波的最大值不能超出屏幕的顯示區。VGA有效顯示寬度為1024，則屏幕兩端的空閑部分寬度(圖2(a)和(c))都為100。

（a） （b）
圖2一維正弦波VGA顯示示意圖