Cadence推出16納米FinFET制程DDR4 PHY IP

　　全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)于2014年5月20日宣布，立即推出基于臺積電16納米FinFET制程的DDR4 PHY IP(知識產(chǎn)權(quán))。16納米技術(shù)與Cadence創(chuàng)新的架構(gòu)相結(jié)合，可幫助客戶達到DDR4標(biāo)準(zhǔn)的最高性能，亦即達到3200Mbps的級別，相比之下，目前無論DDR3還是DDR4技術(shù)，最高也只能達到2133Mbps的性能。通過該技術(shù)，需要高內(nèi)存帶寬的服務(wù)器、網(wǎng)絡(luò)交換、存儲器結(jié)構(gòu)和其他片上系統(tǒng)(SoC)現(xiàn)在可以使用Cadence® DDR4 PHY IP完成設(shè)計，并能在有更高速DRAM可用時利用它們。

　　Cadence DDR4 PHY IP具有循環(huán)冗余校驗(CRC)、數(shù)據(jù)總線倒置(DBI)等可靠性、可用性、可服務(wù)性(RAS)功能， 支持無緩沖雙通道內(nèi)存模塊(UDIMM)/ 帶寄存器的雙通道內(nèi)存模塊(RDIMM)。全新DDR4 PHY IP實現(xiàn)了4倍時鐘(clocking)等架構(gòu)創(chuàng)新，以減少占空比失真和多頻電源隔離(multi-band power isolation)，以增加抗擾度，實現(xiàn)帶有電壓轉(zhuǎn)換速率控制的I/O。Cadence DDR4 PHY IP和Cadence DDR4控制器一起在臺積電16納米FinFET制程中經(jīng)過了實際芯片的驗證。

　　“對基于16納米FinFET的設(shè)計的需求不斷增長，推動對補充性DDR4 IP產(chǎn)品的市場需求，”臺積電公司設(shè)計基礎(chǔ)架構(gòu)營銷事業(yè)部資深協(xié)理Suk Lee表示，“我們很早就和Cadence公司在該技術(shù)上保持緊密協(xié)作，因此我們的客戶能夠看到該設(shè)計的芯片成果，他們對采用Cadence從工具到IP全面的16納米支持將更有信心。”

　　“我們很多客戶擔(dān)心，因為內(nèi)存系統(tǒng)的瓶頸，他們的下一代設(shè)計不能達到性能目標(biāo)，”Cadence 高級副總裁兼IP集團總經(jīng)理Martin Lund表示，“使用Cadence DDR4 IP，相信我們的客戶必將更加堅定地認為，他們的產(chǎn)品一定能匹配未來面向更高速度的DRAM。”