基于FPGA的仿真系統數據采集控制器IP核設計

　　2 系統設計

　　基于前述數據采集控制過程，本IP核分發送數據和采集數據兩種處理機制進行設計。相應地，將本IP核內部劃分為IP核控制邏輯模塊、數據模式轉換模塊、網絡通信模塊、寄存器模塊、總線模塊以及時鐘模塊六部分。其相互關系如圖3所示。

　　主要模塊功能及其特征描述如下：

　　(1)IP核控制邏輯模塊：負責整個IP核的控制與運行，當接收到主機發來的工作命令后，該模塊根據命令的種類（發送數據或采集數據）向相應的模塊發送控制命令；出現異常時，本模塊根據事先定義好的規則對異常情況進行處理；

　　(2)數據模式轉換模塊：該模塊在接收到IP核控制邏輯模塊發來的工作命令后，啟動數字信號——模擬信號的轉換；

　　(3)網絡通信模塊：采用專用的快速以太網控制器，利用其內部集成的控制器及協議棧，可以方便地與前端模擬設備連接通信；同時利用其支持10/100 M全雙工傳輸模式的性能，實現快速收發數據的目的；

　　(4)寄存器模塊：包括寄存器訪問和寄存器單元兩部分。寄存器訪問部分的作用在于，當寄存器訪問程序被IP核控制邏輯選中調用時，IP核控制邏輯可通過其對寄存器單元進行讀或寫操作訪問；寄存器單元部分作為發送或采集機制流水線工作時，數據流動的中間暫存介質。基于本系統的設計目標，選擇SDRAM作為寄存器單元的硬件支撐，因其讀寫時序較復雜，需在本系統中集成專用的SDRAM控制器IP 核與其對接[5]；

　　(5)總線模塊：負責各模塊之間信息的傳輸，如提供Avalon接口供寄存器訪問時使用，它使用Avalon必需的信號來訪問寄存器，并支持任務邏輯傳輸類型[6]；

　　(6)時鐘模塊：產生相應頻率的時鐘供給IP核，時鐘的頻率由系統時鐘頻率分頻所得。