東芝產出從深度休眠模式快速喚醒的極低泄漏SRAM

　　東芝公司(Toshiba Corporation,TOKYO:6502)今天宣布，該公司已經開發出適用于低功耗微控制器備用RAM的極低泄漏65納米靜態隨機存儲器(SRAM)，它可以實現從深度休眠模式快速喚醒。

　　東芝于2月11日在2014年美國電氣和電子工程師協會(IEEE)國際固態電路會議上公布了這一進展，此次大會在加州舊金山舉行。

　　可穿戴式設備、醫療保健工具和智能電表等低功耗系統對較長的電池放電時間存在強勁需求。降低這些系統所使用微控制器的功耗存在許多挑戰，隨著工藝的升級換代，泄漏電流的增加和有功功耗造成了問題。減少RAM(待機期間可以保存數據)中的泄漏電流尤為重要。

　　通常的微控制器可以通過深度休眠模式(待機電流小于1μA)降低功耗。但是，這使得通常的SRAM無法保存數據，因為SRAM需要遠高于1μA的待機電流。因此，當系統從深度休眠模式中喚醒時，重新載入數據需要花費較長時間。使用鐵電隨機存儲器(FRAM)作為備用RAM可以消除這一重新載入問題，但是FRAM的速度慢很多，比SRAM消耗更多有功功率，并且需要更多工藝成本。

　　東芝已經開發了一種泄漏率低于傳統SRAM千分之一的極低泄漏SRAM;當采用65納米工藝時每比特泄露電流為27fA。這一水平低于采用65納米以上技術制造的SRAM的已發布數據。這種新的SRAM充電一次便可以在備用存儲器(容量約為100Kbyte)中保留數據超過10年時間。

　　采用最近的工藝技術制造的MOSFET擁有更高的柵漏、柵極感應漏極泄漏(GIDL)和溝道漏電。東芝已經開發了一種低泄漏晶體管(擁有厚柵氧化層、長溝道和最佳源漏擴散分布)來減少這些泄漏因素，并將其部署于SRAM存儲單元。該公司已經開發了幾種創新的減少泄漏電路。其中一種是將反向偏壓應用至存儲單元的NMOS的源偏壓電路，另一種電路在數據保存期間切斷了外圍電路的供給電壓。

　　低泄漏晶體管比傳統晶體管大，從而使整體單元區有所增大。在1.2V供給電壓條件下，東芝使單元尺寸較采用該設備的原始設計規則設計的區域降低了20%。通常，大晶體管電路擁有更高的有功功耗。通過采用“四分之一陣列激活計劃”和“電荷分享分層位線”降功耗電路，東芝已經抑制了這種有功功耗增加。

　　憑借極低的泄漏電流，讀取時間為7ns的SRAM擁有足夠快的速度，能夠用作低功耗微控制器的工作RAM和深度休眠模式時的備用RAM。由于系統無需重新載入數據，因此從深度睡眠喚醒的速度有所提高。

　　東芝計劃在2014年發布的產品中使用該RAM，并預計在未來的電池驅動產品中廣泛使用它。