一種基于ARM內核SoC的FPGA 驗證環境設計方法
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圖6 預充電、自刷新
從圖6 中tr 線處的時序看出,上電后滿足預充電命令的要求,緊接著是8 個自刷新命令,最后是模式寄存器的設置,命令字為020H( 00100000B) ,即CASLatency 設置為2 個時鐘周期, Addressing Mode 為Sequential 模式, Burst Length 為1 個數據訪問模式,模式設置命令通過地址線a02a9 發出,如圖7 所示。
圖7 模式設置
將該SDRAM的地址映射成為從30000000 的地址空間開始的地址,利用SDRAM驅動程序(協同調試時,應通過實時操作系統進行SDRAM 的讀寫) , 向以30000000 開始的地址空間連續寫入300 個從數據0 遞增到299 的數,截取中間一段波形如圖8 所示。圖6～圖8 中各信號如下:clk 為同步時鐘,圖中是10 MHz ;cse 為EMI 的8 個片選信號之一,即SDRAM的片選信號cs;ras 和cas 為SDRAM 的控制信號;we 為SDRAM 的讀寫控制信號;bank021 為SDRAM 的4 個bank 選擇控制信號;sd10 為既是SDRAM 的控制信號又是地址信號a10;a0211 為不包括a10 的地址信號;dqm021 為字節選擇信號;d027 為低位數據線。
圖8 寫時序
寫命令應當滿足的時序要求是:在時鐘周期的上升沿處RAS 高,WE、CS、CAS 低;第一個要寫的數據必須與寫命令同時發出。從圖8 可以看出,確實能夠成功執行寫操作訪問。注意: 在寫之前,必須將該bank激活,只有激活的bank 才能進行讀寫,圖中的激活命令沒有顯示出來,同時,由于該訪問總共300 個地址完全在一個行內,不用對其進行行預充電和再激活(在一個已經激活的bank 內,讀寫不同的行就要求對該bank進行預充電和再激活) 。
通過圖6～圖8 ,還可以看出各種操作命令的建立時間Tsetup和保持時間Thold都設置得比較緊,幾乎剛好滿足。這種IP 核沒有給用戶留出足夠的余量,一旦用戶對PCB 的制作稍有不慎,在PCB 板級違反建立時間和保持時間極有可能,造成SDRAM 的不正確訪問,所以需要進行檢查和修改。經過前端人員的仿真驗證,代碼中確實存在忽略建立時間和保持時間的問題,修改后重新在該平臺進行驗證,以上兩個時間都能很好地滿足,且有足夠的余量。另外,從圖中可以看出,數據線上有一些毛刺,這是由于FPGA 的I/ O 端口引腳對邏輯分析儀的接口沒有很好地分配造成的,重新分配FPGA 的I/ O 端口,絕大部分毛刺都能很好地消除。
通過以上實驗,說明該驗證平臺確實能夠達到驗證SOC IP 核的目的。要注意的是,當要驗證各個IP模塊(包括INT 中斷控制器、DMA 控制器、LCD 控制器和AC97 控制器等) 之間協同工作時,燒入的代碼較多,占用FPGA 資源較多,再加上需要實時運行,例如,播放PM3 實時解碼過程中,時鐘至少要求60 MHz ,需要工作的IP 核有總線、DMA 控制器、INT 中斷控制器、AC97 控制器等,在這種情況下,最好使用Multi PointSynthesis 的綜合流程和Timing driven 的綜合與優化策略,使用Logic-lock 約束技術和人工干預布局布線,才能達到預期目的。
使用該平臺對我們開發的SoC 的各個模塊進行了驗證,并在10 MHz～70 MHz 條件下與代碼前(后) 仿真結果和SoC 實測結果進行了比較,結果見圖9。可以看出,該FPGA 驗證平臺在多模塊、高速情況下,性能有所下降,需進一步提高綜合和布局布線技術。
圖9 代碼仿真、FPG平臺驗證及SoC芯片實測結果比較
結束語
本文提出了一種常用的基于ARM內核SoC 的FPGA 驗證環境的設計方法,并給出了電路結構框圖和相應的外圍電路設計。根據該設計, 在FPGA 內實現AMBA 總線、存儲器接口和中斷控制器,加上外面的ARM處理器核,構成了ARM SoC 的最小系統,根據具體目標系統的需要,可以增加LCD 控制器、AC97 控制器、USB 控制器等模塊,構成一個非常實用的驗證平臺。在IP 核燒入后,可以使用ARM ADS(ARM Developer Suite) 軟件開發工具,在線對設計的硬件電路、硬件驅動軟件、操作系統和高層應用軟件進行調試,從而大大縮短了基于SoC 芯片的應用系統的開發時間。隨著FPGA 的飛速發展,用戶可以選用更加先進和方便使用的FPGA ,還可選用內嵌ARM 核的FPGA 芯片來構建驗證平臺。同時,該系統在電壓設計、模塊選用甚至處理器核的選用方面都考慮了升級擴展技術,可供其他SoC 的驗證借鑒。
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