生成式AI引爆算力需求 小芯片設計是最佳方案

生成式AI是當前半導體產業最重要的成長驅力，不僅帶動先進制程持續下探，同時也刺激新的半導體架構設計加速發展，其中，小芯片（Chiplet）就是最受期待的一項。本場的東西講座由工研院電光系統所異質整合技術組組長王欽宏主講，剖析在生成式AI應用如何引領小芯片技術發展，而小芯片設計又將面臨哪些挑戰？
王欽宏組長表示，人工智能技術（AI）將從1.0進入2.0的時代。而所謂的AI 2.0是處理超級海量級的數據，且無須人工標注，而其數據模型能處理跨領域的知識，應對的任務更是五花八門。目前的大語言模型（LLM）和ChatGPT應用便是AI 2.0的起點，而這將會帶起硬件朝向更高算力、更大帶寬，同時也更加省電的方向發展。
但要滿足生成式AI的算力需求，運算芯片的設計也必須要同步升級才行，包含多核心架構、更小的微縮、以及先進封裝等。然而先進制程芯片的開發成本十分高昂，另一方面，高算力芯片的面積也較大，良率的考驗也更加嚴峻，對整體的制造成本更是不友善，因此多數的芯片公司都難以負擔。
此時，能提供SoC-like的小芯片設計就會是極佳的解方。王欽宏指出，Chiplet是運用先進封裝技術讓多個小芯片形成SoC-like架構，能夠將不同功能的小芯片，通過先進封裝技術整合于單一基板上。
王欽宏表示，采用小芯片設計能帶來數項優勢，例如良率的優勢（縮小芯片的體積，降低不良率）、設計成本的優勢（運用成熟制程實現）、提早進入市場的優勢（小芯片可重復使用，無須重頭開發，能縮短進入市場的時程）。

小芯片內部互連是設計樞紐 UCIe最受青睞
由于小芯片需要仰賴先進封裝技術來實現，因此內部不同芯片的擺放與互連的方案就是關鍵所在。目前小芯片的堆棧架構有2D、2.5D和3D等形式，由于各個小芯片的制程與效能不同，因此其間的擺放位置將會影響后續的布線與連接的方式，對于成本與良率也會產生不同的結果。
至于小芯片內部的布線和I/O互連規范，目前則是處于尚未統一的局面，也是產業最需要突破的瓶頸。不過王欽宏看好則UCIe未來的發展地位，最主要的原因就是當前市場半導體領導業者幾乎都支持這個規范。
王欽宏指出，目前UCIe 1.0規范可支持標準的2D和先進的2.5D芯片封裝。在標準封裝方面，它具有較佳的成本的效益，同時也能達成較長的距離；在先進封裝方面，則有較佳的節能表現，以及較高的帶寬密度。此外，小芯片可以在任何地方制造，任何地方組裝，并在同一封裝中混合2D和2.5D的架構。
至于小芯片的應用與市場，王欽宏則持非常樂觀的看法，他表示，Chiplet市場將會呈現快速成長的趨勢，至2030年，全球整體的市場將會達到9千4百2十億美元的規模。至于應用方面，則會以服務器與AI為主，占整體的規模約45%，其次為汽車和網通。領導的市場業者分別是英特爾、AMD、蘋果、亞馬遜和特斯拉，中國則有壁仞科技。
最后，王欽宏也特別提出硅光子技術在小芯片設計上的創新機會，他指出，光電整合架構將能大幅提升AI芯片的效能，而共同光學封裝（Co optics Packaged）則是創新Chiplet模塊的挑戰。