基于FPGA的多通道校準算法的同步實現

　　數字信號處理模塊是接收機系統的核心部分，系統要求數字信號處理模塊能實時處理ADC變換后的數字信號，并用軟件的方法來實現大量的無線電功能，這些功能包括：多通道校準、編解碼、調制解調、濾波、同步、盲均衡、檢測、數據加密、傳輸加密糾錯、跳擴頻及解擴和解跳、通信環境評估、信道選擇等，而單個DSP根本無法完成這些功能。目前可用的一些高速DSP的性能最快的也不超過5GIPS ，與實際需求相差巨大。這種處理資源的匱乏，被稱之為DSP 瓶頸[1]，因此我們在本系統中主要采用Xilinx的FPGA芯片實現后端數字信號處理。

　　時鐘同步

　　FPGA硬件設計中，時鐘是整個設計最重要、最特殊的信號，異步信號輸入總是無法滿足數據的建立保持時間，所以需要把所有異步輸入都先進行同步化。時鐘同步的重要性如下：

　　● 系統內大部分器件的動作都是在時鐘的跳變沿上進行，這就要求時鐘信號時延差要非常小，否則就可能造成時序邏輯狀態出錯;

　　● 時鐘信號通常是系統中頻率最高的信號;

　　● 時鐘信號通常是負載最重的信號，所以要合理分配負載。出于這樣的考慮在FPGA這類可編程器件內部一般都設有數量不等的專門用于系統時鐘驅動的全局時鐘網絡。

　　對于一個設計項目來說，全局時鐘(或同步時鐘)是最簡單和最可預測的時鐘。只要可能就應盡量在設計項目中采用全局時鐘。FPGA都具有專門的全局時鐘引腳，它直接連到器件中的每一個寄存器。這種全局時鐘提供器件中最短的時鐘到輸出的延時。

　　但在許多應用中會出現兩個或兩個以上非同源時鐘，系統設計將面臨復雜的時間問題，數據的建立和保持時間很難得到保證。對于需要多時鐘的時序電路，最好將所有非同源時鐘同步化，即選用一個頻率是它們的時鐘頻率公倍數的高頻主時鐘。各個功能模塊要使用統一的復位電路。在使用帶時鐘的觸發器、計數器等有復位端的庫器件時，一般應盡量使用有同步復位的器件。注意復位時應保證各個器件都能復位，以避免某些寄存器的初始狀態不確定而引起系統工作不可靠。

　　基于以上分析，在本設計中，將64M的高頻時鐘作為系統時鐘，輸入到所有觸發器的時鐘端。時鐘使能信號Clk_en將控制所有觸發器的使能端。即原來接8M時鐘的觸發器，接64M時鐘，同時Clk_en將控制該觸發器使能;原接64M時鐘的觸發器， 還接64M時鐘，Clk_en也將控制該觸發器使能。這樣，就可以將任何非同源時鐘同步化。