基于FPGA和DSP的衛星導航接收機測試平臺
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2.1 捕獲
為了讓跟蹤環路正常跟蹤信號，必須先通過調整本地載波和偽碼使得他們與接收到的載波和偽碼粗略對準，這就是捕獲。粗略對準的原則是捕獲后的本地載波和信號載波頻差在載波跟蹤環的跟蹤范圍內，本地碼和信號碼的相差在碼跟蹤環的跟蹤范圍內。因此捕獲就是一個在時域和頻域的二維搜索過程。
信號的捕獲采用最簡單的單積分滑動相關的方法，原理如圖 3所示。為了提高捕獲速度和精度，頻率的搜索采用大步進和小步進結合的方法。即先用大步進粗略捕獲，然后在捕獲到的頻點上進行小步進精確調整。 本文引用地址：http://www.104case.com/article/191960.htm
2.2 跟蹤
圖 2中的跟蹤通道、DSP接口、DSP內的鑒頻器、鑒相器和濾波器組成了完整的跟蹤環路。 整個跟蹤環路的原理框圖如圖4所示。圖中的乘法器和積分器實際上是組成了一個相關器。載波NCO 和碼 NCO分別產生本地載波和本地偽碼時鐘。碼發生器產生本地超前路（ Eearly），當前路（ Prompt）和滯后路（Late）偽碼。FPGA在每次相關累加結束后向 DSP發出中斷請求，送出超前、滯后和當前路各自的相關累加值。DSP響應中斷，用超前和滯后路的相關值進行偽碼相位的鑒別，當前路相關值用于載波的鑒頻和鑒相。提取出的偽碼、載波誤差信號經過適當的濾波器后轉換成相應的頻率控制字，反饋到 FPGA調整載波 NCO和碼 NCO，完成碼跟蹤和載波跟蹤環路的閉環，從而對接收信號進行跟蹤。
圖 5為用設計的程序捕獲跟蹤 GPS的 PRN01衛星得到的 I/Q兩路相關峰值。
3 結論
雖然該平臺采用了雙 FPGA加雙 DSP的四核設計，但是四個主處理器之間可以互相通信，因此當驗證高性能接收機而需要大量的硬件資源時，可以將兩片 FPGA合而為一作為一片 FPGA使用。如將圖 2中的捕獲模塊和其他模塊放在不同的 FPGA內實現。而當驗證兼容接收機或者雙頻點接收機時，又可以將平臺一分為二，當成兩個基于 FPGA＋DSP的硬件平臺，而且兩個平臺之間還可以通過數據交互建立聯系。
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