FPGA配合預失真技術的解調誤碼測試儀

1 引言
工程實踐中，我們往往需要對所設計的硬件電路進行設計檢驗以保證其正常運作，從而才能進一步支持基于該硬件的復雜程序的正確調試。這樣，特定的相應測試系統設計就顯得尤為重要，不僅可以保證硬件的健康度，更能提高整個調試過程的效率，方便檢測出相關錯誤。針對增補轉發系統（ Gapfiller）中 QPSK解調程序調試的需求，分別對發射及接收電路設計了基于可編程邏輯器件（FPGA）的測試程序。為了保證其更強的糾錯性和更可靠的驗證能力，測試系統的設計原則應當是愈簡易且愈典型為佳。目前國內對于 QPSK調制解調的基本原理、具體實現以及解調中所涉及的載波同步問題都已有很深入的研究，而本文對此并不作過多討論，僅僅是借助于一種昀簡易的 QPSK調制解調系統來進一步闡述硬件設計檢驗的系統實現和測試方法，并昀終以解調的誤碼率大小作為本次檢驗的參照指標。

2 預失真技術簡介
采用 QPSK等非恒定包絡調制技術，這就對射頻前端的功率放大器的線性度提出了較高的要求，否則會引起非線性失真，信號頻譜擴展進而產生鄰道干擾，導致接收端的 BER性能下降。即使 RF功率放大器能線性放大，這也會嚴重降低發射機的效率。而數字預失真技術不僅能有效改善交調分量的特性，而且他的電路結構簡單，功耗小，成本低。
為使該測試系統能夠更有效的檢測出待測硬件的性能優劣，我們在發射系統中加入預失真器，以改善 HPA輸出信號的功率譜密度，降低傳輸信號的帶外頻譜擴展，如此接收端的誤碼率降低后，該測試系統擁有了更好的測試性能及應用的可靠性。

3 設計實現
增補轉發器主要完成 DVB-S信號的接收工作。該系統采用全數字接收機概念設計，即在接收機的解調器前插入 A/D變換器，把接收機下變頻后的模擬信號變為數字信號，因此可采用全新的數字技術實現調制信號的解調。
3.1 硬件總體結構
我們截取整個增補轉發系統中所需測試的相關電路，構成待測系統可概括成如圖 1所示的結構框圖。

該待測系統由發射和接收兩部分組成，分別完成數據傳輸的 QPSK調制發射及數字零中頻的 QPSK解調接收。
各個模塊的芯片器件選取如下：FPGA選用 Xilinx公司的 Spartan3系列的 XC3S2000； D/A，A/D轉換器分別選用 Analog Device（ADI）公司的 AD9767和 AD9216；模擬正交上變頻和下變頻模塊分別選用 ADI公司的 AD8349和 AD8347；VCO則選用 ADI公司的 AD4360，提供上、下變頻所需的 2.6GHZ載波（注： AD4360為原系統發射板與接收板均采用的芯片，由于涉及到載波同步問題，實際的測試過程所需具體的方案選擇將在第 4部分進行詳細討論和介紹）。
由于是零中頻方案，QPSK調制僅需在 FPGA中將 00，01，10，11四種狀態映射為 14位二進制數以進入 AD9767作模擬轉換，變換后的模擬信號在上變頻器件中與載波實現復乘作為射頻調制信號發射出去。接收機則是作與此相反的解調過程從而得到解調數據，并與發射數據相比較測出誤碼率。
3.2 FPGA的設計與實現
3.2.1 QPSK調制模塊

調制模塊在發射板的 FPGA中實現，由發信源、串 /并轉換、映射和升余弦滾降整形濾波器構成，如圖 1中發射系統中所示。
（1）發信源
由于在發送端要產生一個替代實際通信信源的碼序列作為測試信源，這類碼序列昀好具有類似隨機信號的性能，或者說具有噪聲近似的性能，基于 FPGA設計的實際情況，我們不可能產生純粹的隨機信號，因此只能采用具有一定周期性的類似于隨機噪聲的偽隨機序列（PN碼），本系統采用 14級 m碼序列發生器，在每 16383個碼之間需插入一個幀同步頭，以表征每一幀的開始與結束。
（2）串/并轉換
實現將一路串行數據分流成兩路速率減半的并行數據，然后輸入映射模塊。
（3）映射串并轉換后的兩路數據分別作各自的 BPSK調制，本方案中只需作 1，0兩種狀態映射。
（4）滾降濾波器本方案采用 IP核實現 31階 FIR濾波器，經 MATLAB仿真驗證和上板調試實踐，能夠對信號起到較好的整形作用，符合工程要求