基于CPCI總線的通用FPGA信號處理板的設計

2 通用FPGA信號處理板的在某雷達系統中的應用
2．1 通用信號處理板實現數字下變頻
數字下變頻是雷達信號處理中的關鍵技術之一，通常采用低通濾波法來實現數字下變頻，低通濾波法包括正交插值、低通濾波和抽樣3個部分。數字下變頻的算法框圖，如圖3所示。模擬信號經過A／D正交采樣后分別與余弦模塊和正弦模塊進行點乘，實現正交變換，然后I、Q兩路數據各自經過低通濾波器，最后抽樣輸出。

圖4為數字下變頻算法的FPGA實現框圖，主要分為3模塊：數據轉換模塊、FIR模塊和抽樣模塊，其中數據轉換模塊實現乘法運算，當外部數據進來時根據不同時刻輸出不同的數據，主要包括原值、原值取反和0。

輸入時寬帶寬積為1 028的線性調頻信號，系統實測I路Q路波形，如圖5所示。

2．2 通用FPGA信號處理板實現大時寬帶寬積數字脈沖壓縮
數字脈沖壓縮(Digital Pulse Compression，DPC)處理是指對雷達接收機接收的雷達回波經過A／D采樣后，對數字信號進行脈沖壓縮處理。數字脈沖壓縮的實現可分為兩種：時域法和頻域法。時域處理是指雷達回波序列x(n)與匹配濾波器的系數h(n)做卷積運算。此時匹配濾波器的輸出為

參與脈沖壓縮的信號和匹配參數都是復數，因而時域處理是一個復數卷積過程，卷積過程也就是乘一累加(Multiply-Accmulate，MAC)的過程。
對于脈沖壓縮系統而言，通常需要處理線性調頻信號、非線性調頻信號。對線性調頻和非線性調頻信號，其匹配濾波器系數均可設計成對稱形式，通過使用對稱結構的FIR濾波器結構，在數據和系數相乘之前，完成數據的相加，乘法的運算量減少N／2次，大大節省了乘法器資源。結構框圖，如圖6所示。

由于FPGA中乘法器資源非常寶貴，為了提高乘法器資源的利用率，采用時分復用的方法，考慮只用一個乘法器，對其進行時分復用。在不需要較高采樣速率的系統中，這種結構可以做到實用高的性價比。在設計濾波器時，根據實際情況靈活地選擇乘法器的復用次數Ⅳ和采樣頻率。從上次加法運算結束到這次加法運算開始的時間間隔內，乘法器應完成N次乘法運算，也就是實現了一次卷積運算，這樣就只需要一個乘法器，其時序關系，如圖7所示。

時分復用結構框圖，如圖8所示。

根據FPGA的速度等級和數據的采樣頻率，選擇乘法器的復用次數為40。利用StratixⅢ的專用增強型鎖相環(Enhanced PLL)的倍頻功能，生成一個40倍采樣頻率的時鐘作為乘法器的時鐘，使乘法器在一個穩定的數據周期內完成40次乘法運算。每40階作為一個乘累加單元，分別處理，最后對各單元結果求和。每個單元使用兩個40選1的選擇器，一個選擇參與運算的數據，另一個選擇參與運算的相應匹配系數，數據和系數同時送到乘法器內，完成運算后，送到累加器中，每完成40次乘法，鎖存累加結果yk(n)，各級的yk(n)相加，得到最終的脈壓結果y(n)。通過時分復用技術，乘法器的數量只需原來的1／40。