基于FPGA的超聲波氣體流量計中AGC的實現

3 數字AGC的設計
數字AGC系統組成包括A／D轉換器(ADC)、現場可編程門陣列(FPGA)、可編程只讀存儲器(PROM)，如圖2所示。

3．1 FPGA選型簡介
該設計采用Altera公司的ACEX系列FPGA器件EPlK30TCl44-3作為核心控制器，其特點是：高密集型；適合大容量應用的低成本可編程結構；多電平標準系統，其I／O接口可驅動2．5 V和3．3 v器件或被5 V器件驅動；靈活的內部連接；強大的I／0接口．對于每個I／0接口有獨立的三態輸出控制使能，對于每個I／O接口都有開漏輸出選擇。
EPIK30TCl44-3型FPGA滿足該系統設計要求，30 000個邏輯門適合于數字系統設計所需的邏輯門數量；多電平標準簡化了FPGA與外部電路的接口；102個功能強大的I／0接口方便了FPGA外嗣電路設計；JATG邊界掃描功能為系統開發與完善提供了很大的方便。
3．2 FPGA內部設計
該設計主要由乘法器、門限判決、寄存器、加／減計數器4個模塊組成，實現40 dB動態范圍的控制。FPGA內部框圖如圖3所示。

經A／D采樣后的信號x(n)進入FPGA進行處理。x(n)首先進入乘法器模塊與可控增益因子k(n)相乘，然后分成兩路。一路作為調整增益后的AGC輸出y(n)；另一路送入門限判決模塊。門限判別模塊包括門限判決器和增益查找表，門限判決器內設有高低2個門限，當輸入包絡信號電平大于高門限時，則認為輸入信號過大，應調整增益控制因子k(n)減小：當輸入包絡信號電平小于低門限時，則認為輸入信號過小，應調整增益控制因子k(n)增加。對于增加或減少的步進量g(n)則從增益查找表中得到。加／減計數器模塊根據查找表得到的步進因子g(n)及門限判決模塊提供的計數方向w(n)來調整增益控制因子的。
3．2．1 門限判決模塊
門限判決模塊用于限制加／減計數器控制號的波動，防止環路振蕩，其內設高低2個門之間的范圍即為AGC輸出信號的波動范圍。防止AGC發生振蕩，該范圍應該在滿足解調器要求的動態范圍條件下足夠寬，而不是恒定不變的電平值。如果大于高門限，則認為信號過大，首先送給加／減計數器一個向下計數的信號，然后根據信號的范同從查找表中確定加／減計數器的步進量；如果小于低門限，則認為信號過小，首先送給加／減計數器一個向上計數的信號，然后根據信號的范圍從查找表中確定加／減計數器的步進量；如果在兩門限之間，則加／減計數器的步進量為零。