基于CPLD的多次重觸發(fā)存儲測試系統(tǒng)設計

摘要：提出一種基于CPLD的多次重觸發(fā)存儲測試系統(tǒng)設計方案，詳細介紹系統(tǒng)硬件設計以及CPLD內部控制原理，并對CPLD控制電路仿真。該系統(tǒng)體積小、功耗低，能夠實時記錄多次重觸發(fā)信號，每次信號記錄均有負延遲，讀取出數(shù)據(jù)時，無需程序調整，即可準確復現(xiàn)記錄波形，因此重觸發(fā)技術在存儲測試系統(tǒng)中的應用具有重要意義。
關鍵詞：CPLD；多次重觸發(fā)；存儲；測試；波形仿真

1 引言
多次重觸發(fā)技術應用于多種場合，如一個30齒的齒輪，設齒輪嚙臺系數(shù)為1．2，若測量其中1齒多次嚙合時的應力，則1齒的嚙合時間只占齒輪轉l圈時間的1．2／30，其余28．8／30的時間為空閑態(tài)，而空閑態(tài)記錄無意義。為此開發(fā)多次重觸發(fā)技術，以齒應力作為內觸發(fā)信號，只記錄每次觸發(fā)后的有用信號，并具有負延遲，而不記錄空閑狀態(tài)．直到占滿記錄裝置存儲空間，這樣可有效利用存儲空間，記錄更多的有用信號。

2 多次重觸發(fā)存儲測試系統(tǒng)總體設計
2．1 多次重觸發(fā)存儲測試系統(tǒng)工作原理
圖1為多次重觸發(fā)存儲測試系統(tǒng)原理框圖，其工作原理：被測信號經(jīng)傳感器變?yōu)殡娦盘柡螅斎胫聊M調理電路，再經(jīng)放大濾波后輸入至A／D轉換器，將模擬信號轉換為數(shù)字信號，然后經(jīng)過FIFO傳輸給存儲器，計算機通過通信接口讀取數(shù)據(jù)。其中，該存儲測試系統(tǒng)的A／D轉換器的轉換和讀時鐘、FIFO及存儲器的讀寫時鐘、推地址時鐘均由CPLD控制產(chǎn)生。

2．2 負延遲的實現(xiàn)
動態(tài)信息存儲要求真實有效地記錄有用信號，根據(jù)被測信號特點，需記錄下觸發(fā)前信號在極短時間內的數(shù)據(jù)，這就要使用負延遲技術。負延遲也稱為提前傳輸，即將觸發(fā)信號的觸發(fā)采集時刻提前一段時間作為傳輸數(shù)據(jù)的起始點。該系統(tǒng)設計采用FIFO存儲器實現(xiàn)負延負延遲。觸發(fā)信號未到來時，A／D轉換器輸出的數(shù)據(jù)不斷寫入FIFO存儲器中，A／D轉換器轉換的數(shù)據(jù)不斷刷新FIFO存儲器的內容。一旦觸發(fā)信號到來，數(shù)據(jù)則開始從FIFO寫入存儲器。