基于FPGA的DDS設計

摘要：利用現場可編程門陣列(FPGA)設計并實現直接數字頻率合成器(DDS)。結合DDS的結構和原理，給出系統設計方法，并推導得到參考頻率與輸出頻率間的關系。DDS具有高穩定度，高分辨率和高轉換速度，同時利用Ahera公司FPGA內的Nios軟核設置和顯示輸出頻率，方便且集成度高。
關鍵詞：現場可編程門陣列；直接數字頻率合成器；Nios；VHDL

直接數字頻率合成DDS(Direct Digital Synthesis)是一種把一系列數字信號通過D／A轉換器轉換為模擬信號的合成技術。該技術的主要特點：具有超高的捷變速度(0．1μs)、超細的分辨率(可達1μHz)和相位的連續性；輸出頻率的穩定度及相位噪聲等指標與系統時鐘相當；全數字化便于單片集成等。基于以上優點，DDS得到廣泛應用，但由于其輸出帶寬小和雜散指標不高，限制了其應用范圍。
現有的DDS產品應用于接收機本振、信號發生器、通信系統、雷達系統等，特別是跳頻通信系統。這里介紹基于FP-GA的DDS信號源，可在1片FPGA器件上實現信號源的信號產生和控制。將DDS信號源設計嵌入到FPGA器件所構成的系統中，其系統成本不高，但可實現更加復雜的功能。

1 DDS原理
DDS基本結構原理如圖1所示，其中數控振蕩器(NCO)為FPGA實現部分。其工作原理是：在參考時鐘的作用下，相位累加器按照預先設置好的頻率控制字進行線性累加，其輸出作為波形查找表的地址，通過尋址輸出相應的波形幅度碼，再由數模轉換器將這些數字碼變換為模擬電壓／電流輸出，最后經低通濾波器平滑輸出波形。假設要輸出的頻率是同定的，那么相位增量就是一個常數，在每個時鐘周期，相位累加器的數值就按照這個相位增量累加一次，相位增量的大小由頻率控制字決定。如果相位增量增大，則相位累加器的增加就比較快，輸出的頻率就比較高。

假定一個頻率為fc的載波，其時域表達式為：

則由式(1)、式(2)看出：C(t)是關于相位的一個周期函數，如果記下一個周期內每個相位對應的幅度值，那么對于任意頻率的載波，在任意時刻，只要已知載波的相位φ(t)，就可通過查表得到C(t)。