基于FPGA的DDR內存條的控制

初始化的過程為：(1)上電后，延時200us等待時鐘穩定，然后將CKE拉高，執行一次NOP或者DESELECT操作。(2)執行一次precharge all操作。(3)設置擴展模式寄存器(BAl為低電平BA0為高電平)使能DLL。(4)設置模式寄存器(BAl，BA0均為低電平)復位DLL。(5)執行一次pre-charge all指令。(6)再經過2個自刷新(Auto refresh)指令后再次設置模式寄存器設置操作模式。(7)延時200個周期才能進行讀操作。DDR SDRAM的擴展模式寄存器和模式寄存器的定義如圖2和圖3所示。

完成初始化后進入圖1中的IDEL狀態，此時可以進行讀寫操作。在進行寫操作時，首先要進入Row active狀態，此時選中要操作的bank與row。然后執行NOP操作等待tRCD的時間后可以進入寫狀態。

2 內存條電路設計
由于DDR SDRAM采用的時鐘頻率較高，加上DDRSDRAM的數據率為時鐘速率的兩倍，DDR SDRAM對時鐘質量的要求很高，必須保證時鐘上升沿的時間小于5％的時鐘周期。DDR SDRAM的數據線與相對應的數據采樣信號(DQS)的長度要盡量相等，來保證數據的采樣窗口盡量要大一些。由于信號質量要求高，我們將所有的信號線都采用微電線和帶狀線來傳輸。使用FPGA和內存條的IBIS模型進行仿真來保證設計中信號的完整性，我們將信號分為3類，第一類，由FPGA到DDR SDRAM的時鐘差分信號；第二類，由FPGA到DDR SDRAM的控制線；第三類，FPGA與DDR SDRAM之間的雙向傳輸線。對三類IBIS模型的herperlinx仿真如圖4：

通過仿真我們可以確定3類信號線中帶狀線和微帶線板厚，銅厚，以及信號線的線寬，線長等參數。

3 FPGA對DDR SDRAM的控制
本設計中使用的FPGA是ALTERA公司的cyclone II系列的EP2C20F484C6。對內存條的工作模式設置為BL=4，CL=3，如圖7為FPGA對DDR SD-RAM的控制模塊框圖。