基于Verilog HDL的UART模塊設計與仿真
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5)STOP狀態 接收停止位，完成一個數據幀的接收，并將rec_ready置為1，表明收據接收完畢，待微機讀取。其仿真結果如圖5所示。本文引用地址：http://www.104case.com/article/191639.htm
2．3 發送模塊
發送模塊的設計相對簡單，其功能是將要發送的并行數據轉換成串行數據，并且在輸出的串行數據流中加入起始位和停止位。發送器首先將要發送的8位數據寄存，并在最低位后添加起始位‘0’，在最高位前添加停止位‘l’，組成10位要發送的數據，然后根據UART內核模塊的計數值將相應的數據送入移位寄存器輸入端。UART內核模塊輸出的計數值是從0依次計到9，即先將要發送數據的最低位送入移位寄存器。仿真結果如圖6所示。
2．4 UART各個模塊的整合
在各模塊功能實現的基礎上，把它們有機地整合在一起，使波特率發生器能夠按照UART通訊的要求正常工作，接收模塊和發送模塊能夠根據各自的復位信號使整合模塊具有發送或接收功能。仿真結果如圖7所示。
3 結束語
本文介紹了基于Verilog HDL設計的UART模塊，采樣點選擇可靠，其可以準確判斷接收數據的起始，接收器與接收數據實現同步，串行數據能被準確接收，并通過在ModelSim下的仿真，可下載至可編程邏輯器件中實現UART功能。
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