基于FPGA的高速寬帶跳頻發射機的中頻設計

　　本系統基帶調制采用最小頻移鍵控，即MSK調制，輸入碼元速率為5Mbps。由于FPGA處理能力較強，可以選擇相對較高的數據速率，這樣可以降低數字上變頻的復雜度。但同時會增加基帶成形濾波器設計的復雜度，需要折中考慮。本系統選擇基帶數據速率為25M/B。

　　成形濾波器采用最優化設計中的等波紋法設計，設計指標如下：采樣率25MHZ，通帶截止頻率為3.75MHZ，阻帶截止頻率5MHZ。通帶波紋0.2dB，阻帶衰減80dB。利用FDATool工具進行濾波器的設計，系數量化為定點16bit，阻帶衰減可以達到75dB以上。

　　2.3 數字上變頻

　　2.3.1 內插

　　完成基帶調制和成形濾波后，FPGA內部數據速率為25MSPS，然后需要進行數字上變頻，最終使數據速率達到AD9736的數據轉換速率，即800MSPS。由25MSPS到800MSPS需要進行32倍內插，如果用一次內插實現，需要插值濾波器具有很高的階數，其計算量和存儲空間都比較大。在這種情況下，一般采用多級內插，多級實現的主要優點是：

　　(1). 大大減少了計算量；

　　(2). 減少了系統內的存儲量；

　　(3). 簡化了濾波器的設計；

　　(4). 降低了實現濾波器時的有限字長的影響，即降低了舍入噪聲和系數靈敏度。

　　多級內插的缺點是增加了控制程序的復雜程度，所以并不是分級越多越好所以在設計時應該折中考慮。一般來說，3至4級插值對于降低運算量和存儲量的幫助很明顯，級數再多時，效果就不明顯了。這里我們將插值分為4級，分別為2倍，2倍，2倍，4倍。抗鏡像低通濾波器都采用等波紋設計，考慮到濾波器性能和資源占用的折中，需要利用MATLAB仿真確定各級濾波器的階數和系數位寬。

　　經過三級2倍內插后，FPGA內部數據速率達到200MSPS，基本已經達到了Cyclone III內部處理能力的極限，最后一級利用多相結構，完成串并轉換，輸入200MSPS數據速率，4倍內插后，輸出四路，各路均為200MSPS數據速率。下面以4倍內插，8階低通濾波器來說明多相濾波器的原理。

　　由于在內插的過程中插入的0值與系數相乘是沒有意義的，所以對于4倍內插，8階低通濾波器來說每次濾波只需要2次乘法。這樣就將乘法的運算量降低為原來的1/4。濾波器每次輸入一個新的數據，就用4個子濾波器分別計算一次，然后以4倍的輸入速率順序輸出。所以可以用4個子濾波器組成的濾波器組實現多相插值濾波。

　　2.3.2 并行數控振蕩器

　　完成插值后，數據速率達到并行4路，每路各200MSPS。然后進行載波調制。最后，利用LVDS模塊進行并串轉換，實現800MSPS MSK調制輸出。

　　由于FPGA內部處理能力的限制，用于載波調制的NCO也需要設計為并行結構。載波調制的實現框圖如圖3所示：

圖 3 4路并行載波調制結構圖

　　為了保證NCO輸出波形具有較高的雜散抑制比，同時要占用較少的資源，一般采用插值法。插值法結合了查表法和計算法的優點，在保證頻譜具有較高雜散抑制比的同時占用較少的資源。

　　插值法是指利用相位累加器的高位進行查表，用相位累加器的低位進行插值運算，這樣使用相位累加器的有效位數較差，保證相位舍位噪聲較小，同時也降低了存儲器的大小。

　　最簡單且有效的插值法為一次線性插值，計算公式如下：

　　其中要插值的數據y位于之間， 為斜率，到y的水平距離。FPGA實現一次線性插值需要一次乘法，兩次加法，以及一次移位運算。避免了占用過多的存儲器資源。

　　圖4是插值法NCO的實現框圖：

　圖 4 插值NCO實現結構圖

　　本設計要求NCO輸出數據速率為800MSPS，采用4路并行設計，每一路輸出數據速率均為200MSPS。這樣需要4個NCO模塊。每個子NCO模塊的頻率控制字是對于整體800MSPS數據速率NCO頻率控制字的4倍。且每個子NCO的初始相位相差一個整體NCOd的頻率控制字。例如，要產生200M的正弦和余弦信號。計算得整體NCO的頻率控制字為：

　　4路子NCO的頻率控制字均為：。4路子NCO初始相位相差。