基于FPGA和NiosII的逆變焊接電源控制器

2．2 NiOSIl軟核設計
NiosII是專門針對Altera公司FPGA的32位嵌入式CPU。它是一個完全由Altera FPGA的邏輯單元和嵌入式RAM塊實現的RISC結構的軟核CPU。NiosIICPU提供3種不同的配置：NioslI／f(快速型)、NiosII／s(標準型)和NiosII／e(經濟型)。可以通過SOPC Builder來選擇所需的NiosII軟核，根據具體的應用需求來定制它的外圍設備，還可以通過自定義指令和外圍模塊來增加NiosII系統的功能。這里考慮到功能需要和FPGA內部資源占用率，選用NioslI／e型CPU。
在本設計中，NiosII／e型CPU任務有：與面板通信，將電流波形和其他焊接參數傳送到FPGA的DPRAM中，并且讀取DPRAM中的焊機數據傳送到面板上；負責保護氣體起停、快送絲、慢送絲等焊接的時序控制。因此NiosII軟核的軟件設計包括：與DPRAM接口、焊接時序控制，以及控制送絲機和面板通信。根據上述要求，通過SOPC Builder配置的NioslI軟核系統資源如圖6所示。

2．3 DPRAM和接口邏輯設計
NioslI和FPGA硬件邏輯之間的數據交換可以采用DPRAM、SPI和SCI等形式。DPRAM采用并行傳輸，傳輸速度快，通信協議簡單，而且FPGA中一般有DPRAM的宏模塊可供使用。因此，本文采用DPRAM作為各種焊接波形數據和工藝參數的存儲媒介。采用FPGA內部DPRAM宏模塊，只需根據需要修改位數、容量等參數。考慮本設計的需要，DPRAM選擇16位，容量為1K字。采用DPRAM作為通信中間環節，關鍵問題是如何合理解決以下2個問題：
①DPRAM與NiosII的接口。可以通過為NiosII添加I／O口以模擬DPRAM讀寫時序進行接口，也可以直接利用NiosII中的Avalon總線和DPRAM互連。采用I／O口模擬讀寫時序速度較慢且浪費FPGA的內部邏輯資源，本文采用自定義邏輯模塊將Avalon總線與DPRAM進行連接，根據Avalon總線的讀寫時序設計接口模塊。
②DPRAM與FPGA硬件邏輯的接口。本文結合SOPC Builder幫助文件中給出的DPRAM讀寫時序，設計簡單的邏輯實現接口。