基于FPGA+DSP的雷達(dá)高速數(shù)據(jù)采集系統(tǒng)的實(shí)現(xiàn)

　　2 A／D轉(zhuǎn)換電路

　　A／D轉(zhuǎn)換電路是整個(gè)系統(tǒng)的重要組成部分。對(duì)前端輸出約-25～25 mV，帶寬為20 MHz的射頻信號(hào)數(shù)字化，設(shè)計(jì)采用模數(shù)轉(zhuǎn)換器芯片AD9235，最大采樣率40 Mb／s，12 bit數(shù)據(jù)輸出，信噪比RSN=70 dB。AD9235是差分輸入，單端信號(hào)輸入需要A／D驅(qū)動(dòng)芯片，選用低失真差分A／D驅(qū)動(dòng)芯片AD8138，圖2為A／D轉(zhuǎn)換電路，AD9235模擬輸入設(shè)置在2VPP，參考電壓VREF采用內(nèi)部1 V參考電壓，同時(shí)還作為驅(qū)動(dòng)芯片AD8138的共模電壓。利用AD8138對(duì)輸入信號(hào)進(jìn)行放大，放大倍數(shù)RF／RG=2．49 kΩ／820 Ω≈3。因此，經(jīng)過AD8138單端差分轉(zhuǎn)換及放大輸入信號(hào)范圍為25～175 mV。

圖2 A／D轉(zhuǎn)換電路

　　3 FPGA接口設(shè)計(jì)

　　3．1 時(shí)鐘設(shè)計(jì)

　　采用30 MHz外部晶振作為整個(gè)系統(tǒng)的時(shí)鐘源，利用XCV250內(nèi)部的時(shí)鐘管理器DCM，分別為AD9235、異步FIFO、TMS320C6201提供時(shí)鐘源。 DCM輸出CLK0的30 MHz時(shí)鐘作為AD9235采樣時(shí)鐘和異步FIFO的寫周期WR_CLK。

　　利用DCM數(shù)字頻率合成器輸出CLKFX作為TMS320C6201的時(shí)鐘源。公式：DCM輸出CLKFX的頻率=輸入時(shí)鐘CLKIN的頻率×(M／D)，取M／D=5／3。這樣DCM為TMS320C6201提供50 MHz時(shí)鐘，經(jīng)過4倍頻，DSP系統(tǒng)時(shí)鐘為200 MHz，外部存儲(chǔ)EMIF時(shí)鐘CLKOUT1為200 MHz。設(shè)置CE0空間控制寄存器的參數(shù)，使FIFO讀時(shí)序SETUP、HOLD等于一個(gè)CLKOUT1周期，STROPE等于兩個(gè)CLKOUT1周期，讀時(shí)序如圖3所示，讀第一個(gè)數(shù)時(shí)，EMIF會(huì)自動(dòng)維護(hù)最小2個(gè)時(shí)鐘周期的建立時(shí)間，后續(xù)數(shù)據(jù)讀取，建立時(shí)間為1個(gè)時(shí)鐘周期。FIFO讀時(shí)鐘周期約為50 MHz，比A／D向FIFO寫數(shù)據(jù)時(shí)間快，保證系統(tǒng)實(shí)時(shí)采集。

圖3 讀FIFO數(shù)據(jù)時(shí)序