基于FPGA+DSP的雷達高速數據采集系統的實現

　　2 A／D轉換電路

　　A／D轉換電路是整個系統的重要組成部分。對前端輸出約-25～25 mV，帶寬為20 MHz的射頻信號數字化，設計采用模數轉換器芯片AD9235，最大采樣率40 Mb／s，12 bit數據輸出，信噪比RSN=70 dB。AD9235是差分輸入，單端信號輸入需要A／D驅動芯片，選用低失真差分A／D驅動芯片AD8138，圖2為A／D轉換電路，AD9235模擬輸入設置在2VPP，參考電壓VREF采用內部1 V參考電壓，同時還作為驅動芯片AD8138的共模電壓。利用AD8138對輸入信號進行放大，放大倍數RF／RG=2．49 kΩ／820 Ω≈3。因此，經過AD8138單端差分轉換及放大輸入信號范圍為25～175 mV。

圖2 A／D轉換電路

　　3 FPGA接口設計

　　3．1 時鐘設計

　　采用30 MHz外部晶振作為整個系統的時鐘源，利用XCV250內部的時鐘管理器DCM，分別為AD9235、異步FIFO、TMS320C6201提供時鐘源。 DCM輸出CLK0的30 MHz時鐘作為AD9235采樣時鐘和異步FIFO的寫周期WR_CLK。

　　利用DCM數字頻率合成器輸出CLKFX作為TMS320C6201的時鐘源。公式：DCM輸出CLKFX的頻率=輸入時鐘CLKIN的頻率×(M／D)，取M／D=5／3。這樣DCM為TMS320C6201提供50 MHz時鐘，經過4倍頻，DSP系統時鐘為200 MHz，外部存儲EMIF時鐘CLKOUT1為200 MHz。設置CE0空間控制寄存器的參數，使FIFO讀時序SETUP、HOLD等于一個CLKOUT1周期，STROPE等于兩個CLKOUT1周期，讀時序如圖3所示，讀第一個數時，EMIF會自動維護最小2個時鐘周期的建立時間，后續數據讀取，建立時間為1個時鐘周期。FIFO讀時鐘周期約為50 MHz，比A／D向FIFO寫數據時間快，保證系統實時采集。

圖3 讀FIFO數據時序