基于FPGA的高性能DAC芯片測試與研究

　　2.3 軟件設計

　　軟件代碼采用硬件描述語言Verilog實現。FPGA產生待測信號包括Test（全零、全一等）、Ladder（階梯波）和Sin（正弦波）。其中Test信號用于測試DAC芯片的靜態特性參數失調誤差和增益誤差，Ladder信號用于測試DNL和INL，Sin信號用于測試動態特性參數SNR、SINAD、ENOB、THD和SFDR。

　　數據分析和計算過程主要通過Matlab 軟件實現。DAC 芯片輸入全零和全一信號，可計算出失調誤差和增益誤差；使用階梯波信號測試INL 和DNL 時，為了測試精確度，將12位輸入數據分成高中低各四個位進行測試。DAC 的動態特性參數測試采用快速傅里葉變換的方法，將Signal tap II 工具取出數據經過FFT 和其他運算，得到SNR、SINAD、ENOB、THD 和SFDR 等動態特性參數，它們可以全面地反映DAC 的動態特性，這里精確到14 階諧波。

　　3 測試結果

　　Test 信號測試：DAC輸入全一狀態的輸出電壓為760 mV,輸入全零狀態的輸出電壓為276 uV，經過Matlab 計算，失調誤差是0.036%，增益誤差是3.63%。

　　Ladder 信號測試：在計算INL 和DNL 時，DAC 輸入高中低各四個位的測試原理相同，以中四位為例來介紹。n=12，i 從24～28 位變化，用1LSB 來表示，測定輸出的15 次（Step）階梯波，轉換成電壓值，部分數據如表1 所示，每列數據分別表示階數、測試最小值、測試最大值、測試平均值、理想數值以及考慮小電流影響后最終電壓值。使用Matlab 軟件分析數據后得到INL 和DNL 曲線如圖2 和圖3 所示。

表1 15 次階梯波電壓值

圖2 INL 分析曲線

圖3 DNL 分析曲線